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Map to lib
3
Synthesis Is Constraint-Driven
You set the goals (through constraints)
Design Compiler optimizes the design to meet your goals
4
Synthesis Is Path-Based
Design Compiler uses Static Timing ysis (STA)
to calculate the timing of the paths in the design.
5
Agenda
6
Agenda
7
8
9
10
Library Specification
search_path: the path to search for unsolved reference
library or design.
link_library: the library used for interpreting input
description, any cells instantiated in your HDL code,
Wire Load or Operating Condition models used during
synthesis.
target_library: the ASIC technology that the design
map to.
symbol_library: Used during schematic generation.
synthetic_library: designware library to be used. (IP)
You can write them to .synopsys_dc.setup file.
11
.synopsys_dc.setup example
lappend search_path [list ./src ./scripts \
/home/EDAs/synopsys/syn/libraries/syn\
/sunb2i/export/hom eng/xiaohao/fft_2k_4k_8k/dc/lib\
]
set target_library smic18_tt.db
set link_library * $target_library smic18IO_line_tt.db\
smic18IO_stagger_tt.db dw_foundation.sldb
set symbol_library smic18.sdb
set synthetic_library dw_foundation.sldb “
……
12
Read Design
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