VHDL与数字电路设计课件.ppt

我們曾舉過一個二輸入的與門電路的例子： Library ieee; Use ieee.std_logic_1164.all; Entity and2 is Port(d1,d2 : in std_logic; op : out std_logic); End and2; Architecture m1 of and2 is Begin op= ‘1’ when(d1=’1’ and d2=’1’)else ‘0’; End m1; Library ieee; Use ieee.std_logic_1164.all; Entity mux is Port(a,b,c : in bit; p1,p2 : in bit z : out bit); End and2; Architecture m1 of mux is Begin z= a when p1=‘1’ else b when p2=‘1’ else c; End m1; 允許有重疊 三、選擇式信號設置語句：With-Select-When With expression Select 賦值目標=運算式 When constant_value1 運算式 When constant_value2 … 運算式 When Others; 選擇式信號設置語句本身不能在進程中應用其功能與進程中 的CASE語句相同。 例：不允許有重疊現象；必須含蓋所有條件 Architecture m2 of and2 is Signal tmp : std_logic_vector(1 down to 0); Begin tmp=d1 d2; With tmp select f=’1’ when “11”; ‘0’ when others; End m2; When-else語句和With-select-When語句的差別 兩個語句的關鍵不同是：對於條件的要求程度不同，前者 要求較松，後者要求嚴格。 a With-select-When語句中When後的constant_value必須 是互不相同的； b 而When-else語句中When後的logic_expression則不需要這樣 的嚴格條件，因為其When後的logic_expression的優先權次序 為由先到後排列。 4.3 進程語句（process） Process 語句的格式為： [進程標號:] Process [(敏感信號列表)] [變數聲明] Begin 順序語句； End Process [進程標號]; 敏感表(Sensitivity list)包括進程的一些信號，當敏感表中的某個信號變化時進程才 被啟動，進程內的順序語句被執行。當進程結束時，進程內的輸出信號值被更新， 進程進入等待（睡眠）狀態，直到敏感表中的某一信號發生變化，進程被再次啟動。? 下麵舉一個應用示例，如下面電路： 用用不同VHDL語句對電路的描述如下： library ieee; use ieee.std_logic_1164.all; Entity exam1 is Port (a,b : in std_logic; c,d : out std_logic); End exam1; Architecture m1 of exam1 is Begin c=a and b; d=a or b ; End m1; architecture m2 of exam1 is begin process begin c=a and b; d= a or b ; end process; end m2; architecture m2 of exam1 is begin process begin c=a and b; d= a or b ; end process; end