VHDL多路波形发生器实验报告.doc

VHDL多路波形发生器实验报告 基本要求： 1、对输入时钟信号进行分频，实现三路互差120° 的信号。 2、实现输出信号的占空比控制 clk: 输入时钟信号 reset: 同步复位信号（低电平有效） div: 输入分频控制信号(注意：6n分频) ctrl: 占空比控制信号 ctrl=1时, 占空比为1:1 ctrl=2时, 占空比为1:2 ctrl=3时, 占空比为2:1 A,B,C: 三路输出信号 设计思路: 实验为6n分频，用变量s来控制，0~6n-1这六个数，当时钟信号每来一个上升沿时加1，当为6n-1时清零； 定义N为常量，通过改变N的值改变分频； ctrl值不同时，占空比不同，用case语句控制，ctrl分别为01，10，11和其他； 具体波形的实现用if语句，当占空比为1时，A输出信号在s=0和s=3*n时翻转，B输出信号在s=2*n和s=5*n时翻转，C输出信号在s=4*n和s=n的时候翻转。当占空比为1：2时，A输出信号在s=0和s=2*n时翻转，B输出信号在s=2*n和s=4*n时翻转，C输出信号在s=4*n和s=0的时候翻转。当占空比为2：1时，A输出信号在s=0和s=4*n时翻转，B输出信号在s=2*n和s=0时翻转，C输出信号在s=4*n和s=2*n的时候翻转； 在占空比为1和1：2时，C输出信号应比B慢120度，但是实际输出超前B，所以要对C输出进行反相；同理，在占空比为2：1时，要对B、C分别进行反向。 用if语句判断是否复位，若非，则执行case语句。 流程图： 源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity top is port(clk,reset:in std_logic; ctrl:in std_logic_vector(1 downto 0); A,B,C:out std_logic); end top ; architecture rel of top is signal temp1,temp2,temp3,temp4,temp5 : std_logic; constant N: integer:=1; signal s:integer range 0 to 6*N-1 ; begin process(clk,reset,ctrl) begin if (reset=0) then temp1=0; temp2=0; temp3=0; temp4=0; temp5=0; s=0; else case ctrl is when 01=if (clk event and clk=1) then if s=6*N-1 then s=0; else s = s+1; end if; if s=0 then temp1= not temp1; end if; if s=3*N then temp1= not temp1; end if; if s=2*N then temp2= not temp2; end if; if s=5*N then temp2= not temp2; end if; if s