实验一 一位二进制全加器设计.doc

PAGE PAGE 9 南昌大学实验报告 学生姓名： 学 号： 6100210173 专业班级： 中兴101班 实验类型：□ 验证 □ 综合 □ 设计 □ 创新 实验日期：2012、10、22 实验一 一位二进制全加器设计实验 实验目的 1、学习Quartus II的文本和原理图输入方法设计简单组合电路以熟悉QuartusII的使用； 2、熟悉设备和软件，掌握实验操作。 实验内容与要求 （1）在利用VHDL编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念； （2）给出此项设计的仿真波形； （3）参照实验板的引脚号，选定和锁定引脚，编程下载，进行硬件测试。 三、设计思路 一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。半加器的真值表为 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 其中a为被加数，b为加数，so为本位和，co为本位向高位进位， 因而可得表达式为： so=NOT(a XOR (NOT b)) ； 而 co=a AND b ； 其原理图形如下 而全加器的真值表如下; ain bin cin sum cout 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 其中ain为被加数，bin为加数，cin为低位向本位的进位，sum为本位向高位的进位，cout为本位和 其原理图如图所示： 四、原理图输入法设计 1、首先设计半加器 （1）、在File菜单中选择New项，将出现新建文件对话框。选择“Device Design File-Block Diagram-Schematic File”项。点击“OK”,在主界面中将打开 “Block Editor”窗口。 （2）元件的添加：在绘图区点击鼠标右键-Insert-Symbol…或双击鼠标左键，弹出相应的Symbol对话框，在name栏输入需添加的元件，input（输入引脚），and2（二输入与非门），not（非门），xor(异或)、output（输出引脚）等，回车或点击ok，此时在鼠标光标处将出现该元件图标，并随鼠标的移动而移动，在合适的位置点击鼠标左键，放置一个元件。也可以利用插入器件工具来添加元器件，方法类似。设计好的半加器如下图所示 半加器原理图 保存文件：从“File”菜单下选择“Save”，出现文件保存对话框，选择文件夹d:suber。单击“OK”.并建立相应的工程。 2、将设计好的半加器置成可调用的元件 在打开半加器原理图文件的前提下，file-creat/update-create symbol files for current file 3、设计全加器 （1）、在File菜单中选择New项，将出现新建文件对话框。选择“Device Design File-Block Diagram-Schematic File”项。点击“OK”,在主界面中将打开 “Block Editor”窗口。 （2）元件的添加：在绘图区点击鼠标右键-Insert-Symbol…或双击鼠标左键，弹出相应的Symbol对话框，在name栏输入需添加的元件，input（输入引脚），两个h_suber ,or2(两输入或门)，output（输出引脚）等，回车或点击ok，此时在鼠标光标处将出现该元件图标，并随鼠标的移动而移动，在合适的位置点击鼠标左键，放置一个元件。设计好的全加器如下图所示： 保存文件：从“File”菜单下选择“Save”，出现文件保存对话框，选择文件夹d:suber（与刚才的半加器选在同一个文件夹下必须）。单击“OK”. 五、VHDL文本输入法设计 试验程序（程序来源：课本80到81页） --一位全加器 --下面是一位二进制全加器顶层设计描述 --使用软件：Quartus 2 9.0 --编写日期：2012年10月11号 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY fdfd IS PORT (ain , bin ,cin : IN STD_LOGIC; cout , sum :OUT STD_LOGIC); END ENTITY fdfd; ARCHITECTURE one OF fdfd IS COMPONENT or2a --调用或门例化程序 P