数电课设_7完整版.doc

课程设计（论文） 课程名称： 数字电电子技术基础 题 目： 设计任意模值计数器 院 （系）： 信息与控制工程系 专业班级：电子信息科学与技术1202班 姓 名： *** 学 号： 201206030226 指导教师： *** 2015年 1月 9日 摘 要 计数器作为一种工具出现在我们生活中的各种场合。这次课程设计中我们利用两块74LS160与一些门电路异步级联构成一个模100 的计数器，再用清零法实现60进制的计数器 通过对60进制计数器的设计使我将以前所学的理论知识运用到实际中去，使用Multisim11.0软件进行仿真，使我找到了很多以前没有完全理解的知识，通过多次查找资料，了解了大量的关于计数器的知识。通过导教师指导下完成60进制计数器设计任务，编写符合要求的设计说明书，并正确绘制相关图表。在课程设计中，应综合运用多种学科的理论知识与技能，分析并解决课程设计上的问题。通过这次课程设计了解到了74LS160芯片功能以及其连接方式。用其做出的计数器满足我们初始要求的条件。 关键词：计数器，74LS160，仿真 目 录 1设计任务………………………………………第1页 3电路设计………………………………………第4页 4整体电路图仿真测试及性能检测……………第4页 5收获与心得……………………………………第6页 6参考书目………………………………………第8页 设计任意模值的计数器 1. 设计任务 用74LS160实现六十进制计数器，并用逻辑分析仪观测输出、进位输出和时钟脉冲。 设计目的 熟悉同步计数器的工作原理 掌握同步计数器的应用 2.设计方案 2.1 设计论证 2.1.1 计数器 计数器不仅能用于对时钟脉冲的技术，还可以用于分额、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。 计数器种类非常繁多。按计数器中的触发器是否同时翻转分类，可以讲计数器分为同步式和异步式两种。在同步计数器中，当时钟脉冲输入时触发器的翻转是同时发生的。而在异步计数器中，触发器的翻转有先有后，不是同时发生的。 按计数过程中计数器的数字增减分类，又可以将计数器分为加法计数器、减法计数器和可逆计数器。随着计数器脉冲的不断输入而作递增计数的称为加法计数器，作为递减计数的称为减法计数器，可增可减的成为可逆计数器。 按计数器的编码方式分类，还可以分成二进制计数器、二-十进制计数器、格雷码计数器等 2.1.2 异步时序电路 电路特点是所有触发器的CP端不使用同一时钟脉冲信号源，即各触发器状态是异步完成的由于各触发器没有使用相同的时钟信号，因此，每次电路状态发生转换时并不是所有触发器状态都发生变化，只有那些有时钟信号到达的触发器才会发生状态变化，因此，在分析脉冲异步时序电路时，需要找出每次电路状态转化是那些触发器有时钟信号，那些触发器没用时钟信号 2.1.3 74LS160 74LS160是一个具有异步清零、同步置数、可以保持状态不变的四位十进制上升沿计数器。 这种同步可预置十进计数器是由四个D型触发器和若干个门电路构成，使得当计数使输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输出上升沿触发四个触发器。这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。 2.2 设计思路 1）每隔1s，计数器增1；能以数字形式显示时间。 2）当定时器递增到59时，定时器会自动返回到0显示，然后继续计时。 3）本设计主要设备是两个74LS160异步十进制计数器，并且由300HZ，5V电源供给。 2.3 设计方案 本电路采用两块74LS160通过异步级联构成模100计数器， 然后用清0法实现60进制计数器 。74LS160是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。 使用300HZ,5V电源作为计数器的输入信号。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。此电路可以作为简易数字时钟的分钟显示。 在60进制的10位部分我们用一个74LS160做6进制计数器因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个所以用十进制计数