实验报告2完整版.doc

内蒙古工业大学信息工程学院 PAGE PAGE 7 第 页 内蒙古工业大学信息工程学院 实 验 报 告 课程名称： CPLD/FPGA应用开发技术 实验名称： 组合逻辑电路的设计 实验类型： 验证性□综合性□ 设计性■ 实验室名称： 信息工程学院9楼机房 班级： 电子09-2班 学号： 姓名： 组别： 同组人： 成绩： 实验日期： 2012年5月2 日 实验报告成绩： 指导教师审核（签名）： 年 月 日 一、实验目的 1、了解时序电路的 VHDL 语言设计方法。 2、了解同步计数器的使用方法。 3、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。 二、实验设备 1、PC 机 2、EDA 实验箱（主芯片是ALTERA EPM7128SLC84-15）。 三、实验内容 1、用 VHDL 语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。 2、用 74LS161 两个宏连接成八位二进制同步计数器。 3、用 74LS161 宏，同时采用清零和置数法组成六进制和十二进制计数器。 四、实验步骤 1、采用文本编辑器输入 VHDL 语言源程序，或采用原理图输入法从MF 库中调用器件 74161，生成原理图，之后建立工程。 2、编译。 3、仿真。 4、对芯片进行编程。 5、根据管脚分配情况连线。 （1） 根据芯片特点，管脚分配时一般将时钟信号分配给83 脚，复位信号分配给 1 脚。若有使能信号，使能信号分配给84 脚。 （2） 时钟信号的连接：将实验板上提供的时钟与芯片的83 脚相连。 （3） 复位信号的连接：将实验板上的某按键开关输出与芯片的1 脚相连。 （4） 将计数器的输出端分别与LED 灯相连。 6、按动复位键，观察实验结果。 7、改变输入时钟信号的频率，观察实验结果。 五、实验程序 1、用 VHDL 语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。 （1）四位二进制加法计数器程序代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CN2 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; OUT1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CN2; ARCHITECTURE SS OF CN2 IS SIGNAL CNT: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR) BEGIN IF CLR=0 THEN OUT1=0000; ELSIF (CLKEVENT AND CLK=1) THEN IF CNT=1111 THEN CNT=0000; ELSE CNT=CNT+1; END IF; OUT1=CNT; END IF; END PROCESS; END SS; 仿真波形 （2）六进制同步计数器程序代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CN6 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; OUT1:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END CN6; ARCHITECTURE SS OF CN6 IS SIGNAL CNT: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK,CLR) BEGIN IF CLR=0 THEN OUT1=000; ELSIF (CLKEVENT AND CLK=1) THEN IF CNT=101 THEN CNT=000; ELSE CNT=CNT+1; END IF; OUT1=CNT; END IF; END PROCESS; END SS; 仿真波形 2、用 74LS161两个宏连接成八位二进制同步计数器。 原理图： 结果分析：由仿真结果可知，计数器输出Q4，Q3,Q2,Q