FPGA设计与VHDL实现- 习题及答案 王金明 ch05 VHDL结构与要素.docx

第五章 VHDL结构与要素 简答题 VHIDL 程序的基本结构分成几个部分？试简要说明每一部分的功能和格式。 答：(1)三个基本组成部分:库、程序包使用说明,实体描述和实体对应的结构体描述。 (2)库、程序包使用说明：用于打开调用本设计实体将用到的库、程序包 实体描述：用于描述该设计实体与外界的接口信号说明结构体描述：用于描述该设计实体内部的组成及内部工作的逻辑关系结构体配置语句主要用于层次化的方式对特定的设计实体进行元件的例化,或是为实体选定某个特定的结构体。 说明端口模式 INOUT 和 BUFFER 的异同点。 答：INOUT 为输入输出双向端口，即从端口内部看，可以对端口进行赋值，即输出数据。也可以从此端口读入数据，即输入。 BUFFER 为缓冲端口，功能与 INOUT 类似，区别在于当需要读入数据时，只允许内部回读内部产生的输出信号，即反馈。举个例子，设计一个计数器的时候可以将输出的计数信号定义为 BUFFER，这样回读输出信号可以做下一计数值的初始值。 写出 74151 数据选择器的实体部分。 答：略。 写出 74138 译码器的实体部分。 答：略。 写出7490 计数器的实体部分。 答：略。 写出 74194 双向移位奇存器的实体部分。 答：略。 数据类型 BIT、INTEGER 和BOOLEAN 分别定义在哪个库中？哪业库和程序包总是可见的？ 答：数据类型 bit 在标准库 std 中定义。VHDL 标准中规定工作库work、标准库 std 及std 库中的standard 程序包总是可见的。 STD_LOGIC_1164 库里具体定义了什么内容？ 答：定义了std_logic(8值)和std_ulogic(9值)多值逻辑系统。 判断下列 VHDL标识符是否合法，如果有错则指出原因： （1） 16#0FA# （2）10#12F# （3) 8#789# （4） 8#356# （5） 74HC245 （6） \74HC574\ （7） CLR/RESET （8）D100% 答：（1）不合法，数字开头且#不合法； （2）不合法，数字开头且#不合法； （3）不合法，数字开头且#不合法； （4）不合法，数字开头且#不合法； （5）不合法，数字开头； （6）不合法，\不合法； （7）不合法，/不合法； （8）不合法。%不合法。 在STRING、 TIME、 REAL、BIT数据类型中，VHDL 综合器支持哪些了类型？ 答：VHDL支持BIT类型和STRING类型,其他属于用户定义的数据类型不能综合。 表达式C=A+B 中，A、 B的数据类型都是 INTEGER，C 的数据类型是 STD_LOGIC，是香能直接选行加法运算，说明原因和解释方法。 答：能(第一种将A、B转换成整型数相加结果再转换成逻辑 位矢后送C;第二种使用USE IEEE.SDT_LOGICUNSIGNED.ALL语句打开重载运算符程序包。） 表达式 C=A+B 中，A、B、C的数据类型都是 STD_LOGIC_VECTOR， 是否能直接进行加法运算，说明原因和解释方法。 答：能(第一种将A、B转换成整型数相加结果再转换成逻辑 位矢后送C;第二种使用USE IEEE.SDT_LOGICUNSIGNED.ALL语句打开重载运算符程序包。） 信号赋值时，不同位宽的信号能否相互赋值。 答：是。 什么是运算符重载，重载函数有何用处。 答：为了方便各种不同数据类型问的运算,VHDL允许用户对原有的基本操作符重新定义,赋予新的含义和功能，从而建立一种新的操作符,这就是重载操作符,定义这种操作符的西数成为重载西数。重载运算符的作用是为了方便各种不同的数据类型间的运算。 解释 BIT 类型与 STD_LOGIC 类型的区别。如果定义三态门的输出，能否定义为 BIT型。 答：Bit表示一位的信号值，取值只能为1或0;std-logic取值为9值逻辑系统有1,0,X，高阻态等;std-logic前需要加入下列语句：Library ieee; Useicee.std logic_1164.all;Bit前不需要加。 试用算数运算符实现4位二进制乘法器，编写出完整的 VHDL 程序。 答：略。 VHIDL 中有哪4种数据对象，举例说明数据对象与数据类型的关系。。 答：常量、变量、信号量、文件。