类MIPS单周期微处理器设计实验报告.docxVIP

课程名称：微机原理与接口技术实验 类MIPS单周期微处理器设计 实验任务、目标 利用Verilog HDL语言，基于Xilinx FPGA nexys4实验平台，设计一个能够执行以下MIPS指令集的单周期类MIPS处理器，要求完成所有支持指令的功能仿真，验证指令执行的正确性，要求编写汇编程序将本人学号的ASCII码存入RAM的连续内存区域。 ? 支持基本的算术逻辑运算如add，sub，and，or，slt，andi指令 ? 支持基本的内存操作如lw，sw指令 ? 支持基本的程序控制如beq，j指令 （由于特殊情况，此次实验仅完成Reg、ALU、ALUCtr三个模块并分别加以仿真和验算） 微处理器各个模块硬件设计原理、verilog代码 Reg设计 Reg是指令操作地主要对象，MIPS微处理器中一共32个32位寄存器。该模块输入为 RsAddr，RtAddr，WriteAddr，RegWr,WriteData,clk,reset有两项输出 RsData,RtData。其中当复位信号reset为1时所有寄存器清零，当复位信号为0且写信号有效时数据才写入writedata寄存器。（其中0号寄存器永远为0）具体代码如下: module RegFile( input [4:0] RsAddr, input [4:0] RtAddr, input [4:0] WriteAddr, input RegWr, input [31:0] WriteData, input clk, input reset, output [31:0] RsData, output [31:0] RtData ); reg [31:0] regs[0:31]; assign RsData =(RsAddr==5b0) ? 32b0:regs[RsAddr]; assign RtData =(RtAddr==5b0) ? 32b0:regs[RtAddr]; integer i; always @(negedge clk) //下降沿回写到寄存器 if(!resetRegWr) regs[WriteAddr]=WriteData; else if(reset) for(i=0;i32;i=i+1) regs[i]=4*i; //寄存器的值初始化为编号乘以4 Endmodule ALU设计 微处理器支持add,sub,and,or,slt运算指令，需要用ALU单元实现运算，同时sw,lw,beq等指令也要用到ALU单元计算地址，比较数据，因此我们设计此模块输入为in1,in2,(此处要设置为signed类型，不然无法执行slt指令），ALUctr两个输出Res,zero。对于ALUctr的控制信号设置为0b0110对应sub,0b0010对应add,0b0000对应and，0b0001对应or，0b0111对应小于设置，具体代码如下： module ALU( input signed [31:0] SrcA, input signed [31:0] SrcB, input [3:0] ALUCtr, output reg [31:0] ALURes, output reg zero ); always @(SrcA or SrcB or ALUCtr) begin case (ALUCtr) 4b0000://and begin ALURes = SrcA SrcB; zero=0; end 4b0010: //add begin ALURes = SrcA + SrcB; zero=0; end 4b0001: //or begin ALURes = SrcA | SrcB; zero=0; end 4b0110: //sub begin ALURes = SrcA - SrcB; zero=(ALURes==0)?1:0; end 4b0111: //slt begin ALURes =( SrcA SrcB)?1:0; zero=0; end default: begin ALURes =0; zero=0;