ISE教程要点分析和总结.docx

第十一章VHDL 的FPGA 实现 能够完成逻辑综合的 EDA 工具很多。 在此，我们基于实验室使用比较广泛的 ISE 软件介绍综合流程，参见图 11.1，基于 ISE 的 FPGA 设计一般分为九步： ·电路功能设计 VHDL 的 RTL 源程序输入 ·功能仿真（功能不正确，则修改设计） ·综合（产生网表） ·综合后仿真（综合后电路的门级仿真不通过，则需修改源程序） ·实现与布局布线 ·时序仿真与验证（整体的时序分析（后仿）通不过，则需要重新布线） ·板级仿真与验证（主要应用于高速电路设计） ·芯片编程与调试（产生 FPGA 目标文件，下载烧写 FPGA ） 电路功能设计 电路功能设计 模块划分 设计验证 源代码设计 RTL 级VHDL 代码设计 功能不正确 功能仿真 代码文件 *.vhd 综合 综合后仿真 网表文件 *.ngc 静态时序分析 实现 翻译、映射、布局布线 时序不满足 时序仿真 下载文件 *.bit 板级仿真验证 烧录 FPGA 电路验证 图 11.1 FPGA 设计流程 在仿真模型中完全可以用 VHDL 来描述一项设计的时序特性，但在综合中， 这些时序行为（如惯性或传输延迟）的描述都会被 VHDL 综合器忽略，而此设计的实际时序行为仅依赖于目标器件的物理结构和映射方式。因此，若将设计模型从一个目标器件移植到另一个目标器件时，那些依赖于正确的延迟特性才能正常工作的 VHDL 模型，将不可能得到期望的综合结果和时序仿真效果。 仿真模型可以描述一些无限制的条件（如无穷循环或无范围限制的整型数），硬件却不能提供这些条件。在某些情况下，如无穷循环或循环次数不确定的情况下，综合工具会产生错误并退出。在其他的情况下，如无范围的整数，VHDL 综合器会假设一个默认的表示方式，如以 32bit二进制数表示无范围的整数。尽管这是可综合的，但却无法生成所期望的电路。 VHDL 的FPGA 逻辑综合 以下将以第七章例 7.15 交通信号灯监测电路的程序为例来说明如何对VHDL 程序进行综合。具体步骤如下： 启动 ISE 如图 11.2所示，在 windows 操作系统的开始菜单中启动 XilinxISE Design Suite 10.中1 的 ISE 主窗口，之后如图 11.3。 图 11.2 启动ISE 10.1 图 11.3 ISE 10.1主窗口 创建一个新的项目 ISE 10.1主窗口打开后，选择创建一个新的项目，一般分为以下七步： 单击【File】 【New Project…】命令，如图11.4.，1的【Create New Proje】ct对话框。 出现图11.4.2所示 图 11.4.1 ISE 10.1创建新工程 如图 11.4.2所示，选择工程存放路径，然后输入工程名，系统会产生一个名为工程名的新目录。选择顶层模块类型为 HDL ，其他顶层模块类型有原理图（Schematic）、EDIF 网表、NGC 网表。单击【Next】，出现图 11.4.。2 图 11.4.2 【Create New Proje】ct对话框 如图 11.4.，3 进行 FPGA 器件参数设置，说明如下： Product Categor器y(件大类)：Xilinx提供工业级等，选 All即可Family(系列)：选择 Spartan2 Device(器件)：选择 XC2S50 Package(封装)：选择 TQ144 Speed(速度等级)：速度不同不是工艺差别，而是测试筛选出来的， 速度不同自然价格不同，商用芯片尽量选择低速等级，这里选-5 Top-Level Source Typ顶e(层类型)：上步已选，现为灰色，不可编辑Synthesis Too综l(合工具)：选择 ISE 集成的 XST ，也可选三方工具Simulitor仿( 真工具)：选择 ModelSim-SE VHDL Preferred Languag语e(言)：选择 VHDL Enable Enhanced Design Summar：y 是否显示 Design Summary Enable Message Filter：in是g 否设置在 Implementation时过滤掉某些 warning和 info Display Incremental Messa：ge是s 否显示上次执行没有出现的新信息 图 11.4.3 FPGA 器件参数设置 设置完成后，单击【Next】，出现图 11.4.。4 如图 11.4.，4可以新建源文件，这里不必新建，单击【Next】，出现图 11.4.。5 图 11.4.4 新建源文件 (5) 如图 11.4.，5 11.4.。6 可以添加已存在源文件，这里跳过，单击【Next】，出现图 图 11.4.5 添加已存在源文件 (6) 如图