设计一个电子时钟,要求可以显示时、分、秒,用户可以设置时间.pdfVIP

EDA 课程设计- 电子钟 一、设计要求 1、基本功能要求： 设计一个电子时钟，要求可以显示时、分、秒，用户可以设置时间。 扩展功能要求： 2、跑表功能，闹钟功能，调整数码管的亮度。 二、系统结构 控制键—jian5 、jian4 、jian7 、jian8 ： 数码管显示段选信号输出sg： ——选择6 位数码管中的某一个显示数据； 发光二极管控制信号输出—led （7~0 ） 闹钟声音输出—speaker 通过一个10M 信号分出各种所需频率 功能介绍 运行后，选择模式7 ，8 位数码管分显示时间的时、分、秒，当前为模 式0 ：时间显示模式，按键7 为模式选择键，按下按键7 ，系统进入模式1，第 二次按下为模式2，设置时间模式，第三次按下为跑表模式，第四次为闹钟设置 模式，第五次为亮度调节模式：设置时间模式，按键4 控制更改数码管的位，按 键5 控制选中数码管的数值，时间设置完成后，按键按键8，设置时间会保存住， 并在模式0 中显示；系统进入模式2 ：秒表模式，按键4 为开始/结束键，按键5 为清零键；系统进入模式3：闹钟设置模式，相关设置与模式1 相同，当当前时 间与闹钟设置时间相同时，喇叭就会响；系统进入模式4:亮度调节模式，通过按 键4 设置亮度，共三种亮度；再按下按键7 ，系统又会进入模式0 。 4 、RTL 图 三、VHDL 源程序 1、library ieee; --通过 10M 分出所需频率 use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin is port ( clk_10M : in std_logic; clk_10000 : out std_logic; clk_100 : out std_logic; clk_1 : out std_logic ); end entity; architecture sub1 of fenpin is signal Q_1 : std_logic_vector(8 downto 0); signal Q_2 : std_logic_vector(6 downto 0); signal Q_3 : std_logic_vector(6 downto 0); signal clk10000 : std_logic; signal clk100 : std_logic; signal clk1 : std_logic; begin process(clk_10M) begin if clk_10Mevent and clk_10M=1 then if Q_1=500 then Q_1 = 000000000; clk10000 = not clk10000; if Q_2=100 then Q_2 = 0000000; clk100= not clk100; if Q_3=100 then Q_3 = 0000000; clk1=not clk1; else Q_3=Q_3+1; end if; else Q_2=Q_2+1; end if; else Q_1=Q_1+1; end if; end if; end process; clk_10000 = clk10000; clk_