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含异步清 0 和 同步时
钟使能的 4-位加法计
数器-报告
-CAL-FENGHAI.-(YICAI)-Company One1
EDA 设 计 课 程 实 验 报 告
实 验 题 目：含异步清0 和同步时钟使能的 4 位加法计
数器
学 院 名 称：
专 业：
班 级：
姓 名： 高胜 学 号
小 组 成 员：
指 导 教 师：
一、 实验目的
学习计数器的设计，仿真和硬件测试，进一步熟悉 VHDL 的编程方法。
二、 设计任务及要求
2
1.设计总体要求：
利用 Quartus II 建立一个含技术使能、异步复位的 4 位加法计数器，在 SmartSOPC 试
验箱上进行硬件测试，由 KEY1 控制技术使能端 ena 并由 LED1 指示，KEY2 控制复位端 rst
并由 LED2 指示。计数值由数码管指示。
2.设计基本要求：
（1）进行正常的加法计数功能。
（2）由四个数码管显示其计数情况。
三、 系统设计
1、整体设计方案
含异步清零与同步时钟使能计数器由译码显示电路、脉冲发生电路和 16 进
制计数器这3 个基本电路组成的。此次设计要实现的功能有：正常的计数，异
步清零，同步使能功能。
整体设计系统框图如图 1 所示：
图1 含异步清零与同步时钟使能计数器系统结构图
2 、功能模块电路设计
（1）各模块设计：
译码显示电路模块框图（见图2）：
3
图2 译码显示电路系统输入输出模块框图
脉冲发生电路模块框图（见图3）：
图3 秒脉冲发生电路系统输入输出模块框图
16位进制计数电路系模块框图（见图4）：
4
图4 16 位进制计数电路系统输入输出模块框图
秒脉冲发生电路产生脉冲输入到16位计数器电路，计数器电路响应脉冲计
数然后将计数响应输入到译码显示电路，译码显示电路响应，这时实验箱上8个
数码管的后4位将进行从0到F 计数的循环显示。
整体输入输出模块框图（见图5）：
图5 含异步清零与同步时钟使能计数器系统输入输出模块框图
（2）模块逻辑表达（见表一和表二）
功能 clk rst ena dout[3:0]
异步清零 X 0 X 0 0 0 0
5
同步使能 ↑ 1 1 dout=dout+1
表一 16进制计数器的真值表
d[3:0] seg[7:0](16 位)
0 0 0 0 8hc0
0 0 0 1 8hf9
0 0 1 0 8ha4
0 0 1 1 8hb0
0 1 0 0 8h99
0 1 0 1
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