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1. 适用范围
本文档理论适用于Actel FPGA 并且采用Libero软件进行静态时序分析（寄存器到寄存器）。
2. 应用背景
静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电
路网表的拓扑结构，计算并检查电路中每一个DFF （触发器）的建立和保持时间以及其他基于
路径的时延要求是否满足。STA 作为FPGA 设计的主要验证手段之一，不需要设计者编写测试
向量，由软件自动完成分析，验证时间大大缩短，测试覆盖率可达100%。
静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进
行分析，给
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