高性能PLL时钟发生器.ppt

高性能4-PLL时钟发生器赛普拉斯为下一代消费类器件 提供了业界领先的灵活时序解决方案 消费类器件正在更快地驱动数据传输标准消费类器件的特性越来越多，并可以进行连接它们集成了存储、媒体处理以及连接等性能，为用户带来更强大的体验。因此，用户可随时随地创建、存储并分享数字媒体内容。分享的媒体内容分辨率越高，数据传输标准也越快存储数据传送协议已经从SATA 1.0发展到SATA 3.0以太网系统已从10 Gbps发展到100 GbpsUSB 3.0替代了USB 2.0，以便用户进行连接数据互联标准从PCIe 1.0发展为PCIe 3.0消费类器件必须支持多种数据标准，由于每个标准具有特殊的时钟需求SATA 3.0需要一个100 MHz的LVDS1参考时钟以及3 ps的RMS相位抖动以太网需要一个25 MHz的LVCMOS2参考时钟以及100 ps的周期间抖动USB 3.0需要一个48 MHz的LVCMOS2参考时钟以及100 ps的周期间抖动PCIe 3.0需要一个100 MHz的HCSL3参考时钟以及1 ps的RMS相位抖动消费类器件需要高度集成且灵活的时序解决方案PCIe 3.0集线器以太网MACSATA 3.0的主机USB 3.0集线器100 MHz的LVDS 48 MHz的LVCMOS 25 MHz的LVCMOS 100 MHz的HCSL时序图24 MHz 1 低压的差分信号2 低压CMOS3 高速电流控制逻辑4 赛普拉斯的时钟发生器可以生成多达12个输出频率多个O/P时钟发生器4 今天演讲所提到的术语周期间抖动（ps）两个相邻时钟周期间最大差异，测量1,000个时钟周期相位噪声（dBc/Hz）与时钟信号功率相关的噪声功率，在1 Hz的窗口中以时钟信号的已给偏移频率为中心测量到的。RMS相位抖动（ps） 相位噪声在特定的带宽中集成，最通用的频率为12 kHz到20 MHz（请查看下面） RMS相位抖动（ps） = √ 2 * 10 Phase Jitter/10 ，其中fc是时钟频率 相位噪声图频率（kHz）偏移1 Hz的BW功率（dBc）相位噪声（dBc/Hz）RMS相位抖动图频率（kHz）相位噪声（dBc/Hz）0.111010010001000012200002p fcRMS相位抖动 fc fc 毛刺毛刺今天演讲所提到的术语电磁干扰（EMI）影响电气电路的干扰，它由电磁感应或外部源的辐射引起扩频（SS）调制该方法用于改变时钟信号的频率，用以使它在更广的范围内扩散能量，从而减少电磁干扰（EMI） 控制频率合成的电压（VCFS）通过该方法，可以根据控制电压输入来改变时钟信号的频率频率选择 时钟发生器的特性，通过使用外部控制引脚可以选择预编程的输出频率毛刺 时钟信号在其预期值前发生的不需要的切换时稳定 频率域中的SS调制 功率（dBc）频率（kHz）减少电磁干扰（EMI）：典型值为10 dB扩频调制前扩频调制后时间（ps）伏（V） 工程师要面临的设计问题消费类器件中多个时钟占用了板上空间处理器和外设（如(PCIe、USB、SATA、GbE）可能需要多达12个参考时钟 多个时序组件需要满足对此时钟的要求，这样会增加使用BOM和占用电路板的空间高频率时钟产生电磁干扰（EMI），影响系统性能通过使用铁氧体磁珠和扼流圈等减少EMI的传统解决方案既昂贵又占用额外的电路板空间并且EMI问题可能会延迟上市的时间，因为通常在开发周期结束时才测试EMI消费类器件需要额外的组件来管理参考时钟 音频系统需要时钟无干扰来进行切换，以抑制突发噪声1数字电视必须调制时钟频率，以跟踪进入的数据流多功能打印机需要选择关闭某些外设的时钟，以降低功耗带有多个片上系统的消费类器件要求它们各自的参考时钟与其他所有时钟同相位。赛普拉斯的4-PLL时钟发生器可以解决这些问题通过在单芯片上生成多达12个可编程输出频率来减少占用电路板的空间 添加了扩频特性，用以减少电磁干扰EMI，从而去掉铁氧体磁珠和扼流圈使用无干扰切换、VCFS、频率选择以及输出的相位同步来简化系统设计赛普拉斯中高性能时钟发生器：单芯片解决方案可以简化系统的设计1 频率切换时生成的高频毛刺所造成的可听噪声 产品概述多功能打印机数字TV蓝光录音机家庭网关飞蜂窝路由器和交换器应用高频率：差分频率为700 MHz、单端频率为250 MHz可以选择引脚并变成I2C12个输出： 可将8个输出配置为差分或单端 4个单端为PCIe 3.0、SATA 2.0和10 GbE提供参考时钟的支持RMS相位抖动 0.7 ps（典型值）其他特性：可以配置为零或非零的延迟缓冲区 无干扰的频率切换 频率选择 输出的相位对齐早/晚相位的时钟PLL级联 VCFS特性初步数据手册：联系销售部门资料样本：2014年第三季