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本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于在有效抑制环栅晶体管的寄生沟道漏电的情况下，防止出现带间隧穿问题，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。所述环栅晶体管包括：半导体基底、有源结构、重掺杂外延结构和栅堆叠结构。上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。半导体基底位于沟道区下方的部分内开设有向内凹入的第一凹槽。重掺杂外延结构填充满第一凹槽。重掺杂外延结构的导电类型分别与源区和漏区的导电类型相反。栅堆叠结构环绕在
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116487441 A
(43)申请公布日 2023.07.25
(21)申请号 202310519529.3
(22)申请日 2023.05.09
(71)申请人 中国科学院微电子研究所
地址 1
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