北京邮电大学 数字逻辑期末模拟试题8.docx

本科试卷（八） 一、选择题（每小题 2 分，共 30 分） 1.逻辑函数F1=∑m（2，3，4，8，9，10，14，15）, F 2 ? ABC ? ABCD ? ABC ? ABC ? ACD 它们之间的关系是 。 A． F1 ? F 2 B． F1 ? F 2 C． F1 ? F 2 D． F1 、 F 2 互为对偶式 最小项 ABCD 的逻辑相邻项是 。A．ABCD B. ABCD C. ABCD D. ABCD 逻辑函数F（ABC）=A⊙C 的最小项标准式为 。 A.F=∑（0，3） B. F ? AC ? AC C.F=m0+m2+m5+m7 D. F=∑（0，1，6，7） 一个四输入端与非门，使其输出为0 的输入变量取值组合有 种。A. 15 B. 8 C. 7 D. 1 设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要 个异或门。 A．2 B. 3 C. 4 D. 5 八路数据选择器如图 1-1 所示，该电路实现的逻辑函数是F= 。 AB ? AB B． AB ? AB C． A ? B D． A ? B F A0 A1 Y 八路数据选择器 D D D D D D D D D D 0 1 2 3 4 5 6 7 1 图 1-1 下列电路中，不属于时序逻辑电路的是 。A．计数器B．触发器 C．寄存器 D．译码器 对于JK 触发器，输入J=0，K=1，CP 脉冲作用后，触发器的次态应为 。 A．0 B. 1 C. 保持 D. 翻转 Moore 型时序电路的输出 。 与当前输入有关 B. 与当前状态有关 C. 与当前输入和状态都有关 D. 与当前输入和状态都无关 一个五位的二进制加法计数器，由 0000 状态开始，按自然二进制码的顺序计数，问经过 75 个输入脉冲后，此计数器的状态为 。 A.01011 B.11010 C.11111 D.10011 有关ＲＯＭ的描述，下列说法正确的是 。 A．需要定时作刷新损伤 B．可以读出也可以写入C．可读出，但不能写入 D．信息读出后，即遭破坏 1M×1 位 RAM 芯片，其地址线有 条。A．20 B．1 C．19 D．10 PAL 是指 。 可编程逻辑阵列 B.可编程阵列逻辑 C.通用阵列逻辑 D.只读存储器 FPLA 器件的与门阵列 ，或门阵列 。 不可编程，不可编程 B. 不可编程，可编程 C. 可编程，不可编程 D.可编程，可编程 数字系统工作的特点是具有 。 周期性 B．一次性 C．非周期性 D．随机性 二、填空题（每小题 2 分，共 18 分） 与运算的布尔代数和 VHDL 表示分别为 和 。 利用并项法A＋A＝1，ABC＋ABC 的简化表达式为 。 译码器的逻辑功能是将某一是可的 输入信号译成一个输出信号。 组合逻辑电路在结构上不存在输出到输入的反馈，因此，输出状态不影响 状态。 锁存器或触发器再电路上具有两个稳定的物理状态，我们把输入信号变化之前的状态称为 ，输入信号变化后的状态称为 。 用计数器产生 110010 序列，至少需要 个触发器。 RAM 是随机读写存储器，优点是读写方便，缺点是 。 PLD 中采用的可编程连接技术有 ，反熔丝技术， 和 SRAM 技术。 数字系统指交互式的以离散形式表示的具有存储， 和 能力的逻辑子系统的集合物。 三、组合逻辑设计（12 分） 设计一个多输出组合逻辑电路，输入为842lBCD 码，三个输出分别定义为：L1 为检测到的输入数字能被 4 整除；L2 为检测到的输入数字大于等于 3；L3 为检测到的输入数字小于 7。 列出真值表。 画出卡诺图并化简，写出最简逻辑函数表达式。 画出电路图。（门电路实现或中规模集成电路芯片实现两种方法任选）。 四、时序逻辑设计（14 分） 用D 触发器设计同步五进制计数器。已知状态转换过程的编码是 000→100→011→010 →001→000。要求: 列出状态转移表； (2)写出状态方程； (3)写出激励方程； 画出允许自启动的状态转移图。 五、VHDL 语言设计（12 分） 用 VHDL 设计如图 1 所示的有限状态机。 六、小型控制器设计（14 分） 某数字系统，它的ASM 图如图 2 所示，设计多路选择器型控制器电路。 列出状态转移真值表 写出多路选择器MUX 的输入表达式 画出控制电路图 C C 厂l 图 2