北京邮电大学 数字逻辑期末模拟试题7.docx

本科试卷（七） 一、选择题（每小题2分，共30分） (375.236) 八进制数 8 的十六制数是 。 (7D.4F ) A. 16 (7 D.4E) B. 16 C. (7C.4F ) 16 D. (7 D.3F ) 16 下列逻辑函数中，与（A+B）(A+C)等价的是 。 A. F=AB B.F=A+B C. A+BC D. F= B+C 3．函数F 的卡诺图如图 1-1，其最简与或表达式是 。 F ? ABD ? ABD ? ACD F ? AB C ? A C D ? A B D F ? ABC ? ABD ? ACD ABF ? ABD ? ABD ? ABD AB CD 00 01 11 10 00 1 1 01 1 11 1 10 1 1 图 1-1 4．4:10 线译码器，输入信号端有 个。 A. 10 B. 2 C. 3 D.4 ?011用 四 选 一 数 据 选 择 器 实 现 函 数 Y = A A A A0 ， 应 使 。 ? 0 1 1 A. D = D = 0 ， D = D = 1 B. D = D = 1 ， D = D = 0 0 2 1 3 0 2 1 3 C. D = D = 0 ， D = D = 1 D. D = D = 1 ， D = D = 0 0 1 2 3 0 1 2 3 图 1-2 所示的组合逻辑电路，其函数表达式为 。 F ? AB ? BD ? CD F ? ? m(0, 4,5,7,8,12,13,14,15) A．B．F ? ? m A． B． F ? ? m(1,2,3, C． 6,9,,10,11) D． A B S B D F CDQ C D Q Q 图 图 1-3 1-2 时序电路中不可缺少的部分为 。 A. 组合电路 B.记忆电路 C. 同步时钟信号 D. 组合电路和记忆电路 与非门构成的基本RS 触发器如图 1-3 所示，欲使该触发器保持现态，即Qn?1 则输入信号应为 。 A．S=R=0 B．S=R=1 C．S=1，R=0 D．S=0，R=1 9．n 个触发器构成的计数器中，有效状态最多有 个。 A.n B.2n C.2n-1 D. 2n 10．把 一 个 五 进 制 计 数 器 与 一 个 四 进 制 计 数 器 串 联 可 得 到 进 制 计数 器 。 A. 4 B. 5 C. 9 D. 2 0 1 1. 下面不属于简单可编程逻辑器件的是 。 A．EPROM B．PAL C．ISP D．GAL 下面器件中， 是易失性存储器。 FLASH B.EPROM C.DRAM D.PROM 双向数据总线常采用 构成。 数据分配器B.数据选择器C.三态门D.译码器 ? Qn ， FPGA 采用逻辑单元阵列结构，由三个基本模块阵列组成。 是系统的核心。A.可组态逻辑块B. 通用逻辑块 C. 可编程互连连线D.可编程互连连线 数字系统的初步设计通常指 。 设计控制器B.设计ASM 图 C. 子系统的设计 D.子系统的划分 二、填空题（每小题 2 分，共 18 分） 布尔代数的基本规则有代入规则， 和对偶规则。 用卡诺图法化简逻辑函数比布尔代数法更容易得到最简的逻辑函数表达式，缺点是 受一定的限制。 数据分配器是一种单路输入， 输出的逻辑构件。 组合逻辑电路在结构上不存在输出到输入的 ，且电路的输出与 输入状态无关。 某移位寄存器的时钟脉冲频率为 100KHz，欲将存放在该寄存器中的数左移8 位，完成该操作需要 时间。 采用一对一法进行状态编码时，10 个状态需要用 个触发器实现。 RAM 和 ROM 有三组信号线，它们是地址线，控制线， 。 ispLSI 1032 的 I/O 单元工作于输出状态时，其中有输出缓冲， 和 。 控制器的控制过程可以用 图表示出来，它能和实现它的硬件很好地对应起来。 三、组合逻辑设计（12 分） 设计一个将 8421BCD 码转换成余 3 码的电路，用与非门实现。 列出真值表； (2)卡诺图化简； (3)写出表达式； (4)画出由与非门实现的逻辑图。 四、时序逻辑分析（14 分） 分析图 1 所示同步计数电路。 做出状态转移表和状态转移图； 计数器是几进制计数器？能否自启动？ (3)画出在时钟作用下各触发器输出波形。 图 1 五、VHDL 语言设计（12 分） 用 VHDL 设计设计一个 3 位格雷码可逆计数器，y=1 时计数器加，y=0 时计数器减，其状态图如图 2 所示： 图 2 六、数字系统设计（14 分） 有一个数字比较系统，它能对两个 16 位二进制数进行比较。其操作过程如下：先将两 R 个二进制数存入寄存器 A 和 R B ，然后进行比较，最后将大