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本申请公开一种串并转换对齐电路及方法，包括：串并转换模块，其用于响应于第一时钟信号将串行数据接收，响应于第二时钟信号将所接收的串行数据转换成并行数据，其中，所转换成的并行数据的位数为N位，N为正整数；逻辑判断模块，其用于当所转换成的并行数据的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时生成对齐指示信号，其中，对齐码型是指用于与并行数据对齐的特征码型；时钟生成模块，其用于收到对齐指示信号时将所述第一时钟信号进行N+1分频生成所述第二时钟信号。它能减小功耗和版图资源。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113364468 A
(43)申请公布日 2021.09.07
(21)申请号 202110703657.4
(22)申请日 2021.06.24
(71)申请人 成都纳能微电子有限公司
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