用于超高速时域交织ADC的快速收敛时钟偏差校准方法.pdfVIP

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2023-06-21 发布于四川
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用于超高速时域交织ADC的快速收敛时钟偏差校准方法.pdf

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本发明涉及一种时钟偏差校准装置、方法及超高速时域交织模数转换器，该时钟偏差校准装置包括：N个探测器、校准控制器、N+1个延迟线和采样电容，其中，探测器的第一输入端输入子模数转换器对应的子通道采样信号，第二输入端与采样电容的一端连接，N个探测器的输出端均与校准控制器的输入端连接，校准控制器的输出端与延迟线的第一输入端连接且校准控制器的输出端输出校准控制逻辑，延迟线的第二输入端与时钟分频器的输出端连接，N+1个延迟线均输出采样时钟以形成N个子模数转换器采样时钟和1个参考通道采样时钟。该时钟偏差校准装

(19)国家知识产权局 (12)发明专利 (10)授权公告号 CN 113364460 B (45)授权公告日 2023.05.26 (21)申请号 202110497136.8 (56)对比文件 (22)申请日 2021.05.07

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