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本申请提供一种存储器的行译码器,其主要结构在于,选择译码器、前置译码器与主译码器为多对多译码器结构,选择译码器与前置译码器受控于放电信号控制线以进行选址信号的输出或清除,驱动模块设置于选择译码器的输出端以调节所有字线驱动电路的选址与读/写控制电位,其各个输出连接对应字线驱动电路。通过选择译码器、前置译码器与主译码器依据输出选址信号,结合驱动模块转换读/写操作电位,及延迟模块协调多个信号传输电路的信号延迟,在缩减组件架构的行译码器结构下,实现字线驱动电路对字线数据的选择和控制。此行译码器具有结构简
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 112652338 A
(43)申请公布日
2021.04.13
(21)申请号 20191
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