基于verilog数字钟设计报告.docx

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分 频 模 块 分 频 模 块 小时校正 计 数模 块 是 切换 12 进制显示 到达整点 输出整点报时信号 分钟校正 是否到闹钟时间 是 输出闹钟信号 设 置 闹 钟 分 钟 复 位 设置闹钟小时 模式选择模块 一、课程设计目标 熟悉并掌握verilog 硬件描述语言 熟悉 quartus 软件开发环境 学会设计大中规模的数字电路,并领会其中的设计思想二、课程设计实现的功能 设计一个数码管实时显示时、分、秒的数字时钟(24 小时显示模式); 可以调节小时,分钟。 能够进行 24 小时和 12 小时的显示切换。 可以设置任意时刻闹钟,并且有开关闹钟功能。 有整点报时功能,几点钟LED 灯闪亮几

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