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内容介绍 FPGA介绍 开发环境 FPGA设计流程 一个简单的入门实验 1. FPGA介绍 FPGA (Field Programmable Gate Array)即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种 半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA的使用非常灵活，同一片FPGA通过不同的编程数据可 以产生不同的电路功能。FPGA在通信、数据处理、网络、仪器、工业控制、军事和航空航天等众多领域得到了广泛应用。随着功耗和成本的进一步降低，FPGA还将进入更多的应用 领域。目前市场上最大的两个FPGA厂商分别为Xilinx和Altera。 我们实验室的设计 FPGA的结构 FPGA的三类基本资源包括： 可编程逻辑功能块 查找表（Look-Up Table） 进位链（Cascade Chain） 可编程寄存器（Flip-Flop） 可编程输入/输出块 可编程互连资源 可编程逻辑块 可编程逻辑块包含了：查找表（Look-Up Table），进位链（Cascade Chain），可编程寄存器（Flip-Flop）。如下图中所示的Cyclone III的Logic Elements 方框图。 2.开发环境 集成开发平台（提供了FPGA各个开发环境的所有工具） Altera公司提供的Quartus II Xilinx公司提供的ISE 其他的单独的工具（业界通用，性能很好） 用于仿真的Modelsim 用于硬件描述语言(HDL)综合的Synplify 3.FPGA设计流程 1. 设计输入(Verilog HDL/原理图) 设计一般是以各种硬件描述语言和原理图的形式存在的。目前常用的是Verilog HDL，而原理图常常用于直观地描述顶层设计。 2. 功能仿真(RTL-寄存器传输级) 用于对设计进行功能上的仿真和调试，一般用Modelsim 3. 编译/综合(生成网表,适配到器件) FPGA的编译主要包括两个部分：综合与适配。综合器(synthesis)将设计输入生成为标准的逻辑网表。而适配器(fitter)将逻辑意义上的网表适配（布局布线）到具体的FPGA器件资源上去。 4. 时序仿真验证(时序上和功能上) 为了验证编译后的设计能否满足时序要求(如运行频率)，我们可以使用TimeQuest等时序分析工具来验证。同时为了验证设计的逻辑功能是否满足，我们使用modelsim等仿真工具来验证。 5. 下载与调试 设计好的文件经编译组装(assemble)后生成FPGA配置文件，将这些配置文件下载到FPGA就可以开始进行板级验证和调试。 设计输入 功能仿真 综合 适配（布局布线） 时序仿真验证 下载调试 4.一个简单的入门实验 实验介绍 参考官方入门指导，用QuartusII平台设计一个简单的电路，然后下载到DE2开发板上进行验证。 实验目的 1.熟悉Quartus II环境 2. 实践FPGA开发流程 实验内容 1. 打开，熟悉QuartusII平台 2. 新建一个工程，并进行相应设置 3. 输入verilog HDL设计代码 4. 编译（综合）设计 5. 管脚分配 6. 对电路进行仿真 7. 下载程序（对DE2上的FPGA进行配置） 8. 对所设计电路进行验证 实验参考 tut_intro_verilog.pdf (DE2官方verilog入门指导) DE2_schematics.pdf (DE2原理图) 4.1新建工程 （1）启动Quartus II ，选择File New Project Wizard，弹出窗口 （2）选择Next，如下图输入项目路径和项目名。接着按Next，出现提示：输入的项目文件夹不存在，是否要创建。选择“是”。 （3）新建项目向导里可以添加已存在的文件，假设我们这个项目没有要包含已存在的文件，在下图选择Next （4）我们需要指定实现电路的目标器件，在下图中Device family的Family中选择Cyclone II，在Available devices里选择EP2C35F672C6。（DE2上使用的型号），选择Next。 （5）在下图里我们可以指定第三方的开发工具，本文只用到Quartus II，未用其他工具，所以选择Next （6）显示工程摘要，按Finish，返回Quartus II的主界面。 4.2 用Verilog代码设计输入 本实验以实现一个2路输入控制灯开关的电路为例，如下图，x1，x2为2个开关，f为电路输出。 使用Quartus II的文本编辑器输入设计点击菜单栏File New出现下图，选择Verilog HDL File，ok确认