数字电路6-917数字逻辑31.ppt

《数字逻辑与数字系统》 余 文 北京邮电大学计算机科学与技术学院 Email：yuwen@bupt.edu.cn 2022-3-30 2 第三章 时序逻辑 3.1 锁存器 3.2 触发器 3.3 寄存器、移位寄存器 3.4 计数器 3.5 定时脉冲产生器 * 3.6同步时序逻辑分析 3.7同步时序逻辑设计 2022-3-30 3 时序逻辑概念 时序电路: 组合电路和存储电路（不可或缺）。 电路输出: 不仅取决于电路当前输入，还与电路过去输入状态有关(存储中记忆)。 分同步和异步时序电路 同步时序电路: 有“公共”时钟脉冲（CP)信号----电路中各记忆元件受它统一控制。 异步时序电路: 没有统一时钟信号----各记忆元件不受同一时钟控制 2022-3-30 4 时序电路基本结构 组合电路 存储电路 时序电路关键部件是记忆器件：触发器、锁存器 2022-3-30 5 时序电路 输入和输出信号 外部输入：输入变量X 外部输出：输出（变量）函数F 存储电路输出：状态变量（反馈） 存储电路输入：激励变量（信号） 激励方程 输出方程 状（次）态方程 逻辑方程组 2022-3-30 6 时序电路的描述方法 1 逻辑方程组 输出方程、状态方程（特性方程）和激励方程 2 状态（转换）表 将输出、次态方程结合在一起，用表格形式来表示电路的次态/输出与现态/输入的对应关系。 3 状态（转换）图 图形形式表示同步时序逻辑电路状态/输出的变化，更清晰、直观。 4 时序图 波形图方式表达时序电路各信号在时间上对应关系。 2022-3-30 7 3.1锁存器  由门电路构成，时序电路基本单元。基本特性: (1)两个互补输出端Q和Q’。 Q=0(1)时, Q’=1(0) (2)两稳定状态： Q=1，1状态； Q=0, 0状态。 (3) 输入改变，可转换到另一状态。 现态（Qn）：输入信号变化前状态； 次态（Qn+1）：输入变化后状态； 特性方程：Qn+1=f(Qn,X) : X---输入信号集 次态 现态 2022-3-30 8 锁存器状态 特性方程 Qn+1=f(Qn,X) 不同类型的锁存器，特 现态 性方程不同。 次态 次态 2022-3-30 9 锁存器类型 按照逻辑功能 SR锁存器、 D锁存器 按照电路结构 基本SR锁存器 门控SR锁存器 门控D锁存器 2022-3-30 10 基本SR锁存器  逻辑符号   交叉反馈结构： 两个与(或)非门输出 交叉反馈（互锁） 2022-3-30 11 基本SR锁存器 功能表 对低电平敏感 2022-3-30 12 基本RS锁存器 功能 置0 （R’=0,S’=1） 置1 （R’=1,S’=0） 保持（R’=S’=1） 不定（R’=S’=0） 状态转换图 圆圈:状态 箭头:转移 旁注:条件 状态方程 缺点：状态随时因输入改变而改变。 观测波形图3.4 （PP 60) 2022-3-30 13 门控SR锁存器 增加控制门G3 、 G4和控制信号EN EN=1， 锁存器接受输入信号 EN=0， (S’=R’=1)状态不变 先决条件： 数据信号S，R先到，EN后到。 2022-3-30 14 门控SR锁存器 存在问题： 1 避免S=R=1：如EN=1，输出不稳定 2 EN=1, 状态易受干扰. 观测波形图3.6 （PP 60) 2022-3-30 15 门控D锁存器  一个数据输入端D。 工作原理： D＝１且 EN＝１，锁存器置“１”； D＝０且 EN＝１，锁存器置“０”。 EN＝0，锁存器状态不变。 先决条件：数据信号D先到，信号EN后到。 波形图3.8 (PP 61) 2022-3-30 16 2022-3-30 17 3.2 触发器 锁存器输入数据受EN控制。 EN=1,数据易受干扰。 为提高锁存器可靠性，推出边沿触发的同步双稳态触发器。电路进行改造 同步指触发器状态按时钟脉冲（CLK）规定的起动指示点（脉冲边沿）来改变。 可在时钟脉冲的正沿（上升沿）改变状态，也可在时钟脉冲的负沿（下降沿）改变。 上升沿 下降沿 2022-3-30 18 类型 按照逻辑功能 分RS、 D、 T、JK四种类型。 按照有无时钟信号 同步触发器和异步触发器 按照材料及存储方式 动态触发器和静态触发器。 2022-3-30 19 集成双稳触发器 SR触发器 D触发器 JK触发器 T触发器 时钟端C处