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EDA有限状态机设计技术会计学次态 逻辑状态 寄存器输出 逻辑输入次态现态输出时钟复位第1页/共25页有限状态机的简介有限状态机分类Moore型有限状态机和Mealy型有限状态机。Moore型有限状态机Moore型：输出信号仅与当前状态有关。次态 逻辑状态 寄存器输出 逻辑输入次态现态输出时钟复位第2页/共25页有限状态机的简介Mealy型有限状态机Mealy型：输出信号不仅与当前状态有关，还与所有 输入信号有关。第3页/共25页8.1.2 状态机的一般结构 有限状态机（FSM，Finite State Machine）是时序电路设计中经常采用的一种方式，尤其适于设计数字系统的控制模块。用Verilog的case、if-else等语句能很好地描述基于状态机的设计。1. 说明部分状态转换变量的定义和所有可能状态的说明 参数说明关键字parameter2005版第4页/共25页8.1.2 状态机的一般结构2. 主控时序过程:状态机的运转和状态转换的过程3. 主控组合过程 ：根据当前状态和外部的信号发出控制信号，同时确定下一状态的走向 4. 辅助过程：配合状态机工作的组合过程和时序过程。 第5页/共25页8.1.2 状态机的一般结构说明部分主控时序过程第6页/共25页8.1.2 状态机的一般结构主控组合过程第7页/共25页8.1.3 初始控制与表述 打开“状态机萃取”开关 参数的定义 状态变量定义第8页/共25页有限状态机（FSM）设计举例 用状态机设计一个二进制序列检测器，其功能是检测一个4位二进制序列“1111”，即输入序列中如果有4个或4个以上连续的“1”出现，输出为1，其它情况下，输出为0。其输入输出如下所示：输入x：000 101 010 110 111 101 111 110 101输出z：000 000 000 000 000 100 001 110 000第9页/共25页有限状态机（FSM）设计“1111”序列检测器状态转换图 第10页/共25页“1111”序列检测器的Verilog描述module fsm_seq(x,z,clk,reset,state);input x,clk,reset;output z;output[2:0] state;reg z;parameter s0=0,s1=1,s2=2,s3=3,s4=4;reg [2:0] current_state,next_state;assign state=current_state;always @(posedge clk or posedge reset)begin if(reset) current_state=s0; else current_state=next_state;endalways @(current_state or x)begin casex(current_state)第11页/共25页“1111”序列检测器的Verilog描述 s0: begin if(x==0) begin next_state=s0; z=0; end else begin next_state=s1; z=0; end ends1: begin if(x==0) begin next_state=s0; z=0; end else begin next_state=s2; z=0; end ends2: begin if(x==0) begin next_state=s0; z=0; end else begin next_state=s3; z=0; end ends3: begin if(x==0) begin next_state=s0; z=0; end else begin next_state=s4; z=1; end ends4: begin if(x==0) begin next_state=s0; z=0; end else begin next_state=s4; z=1; end end default: begin next_state=s0; end endcase endendmodule次态 逻辑状态 寄存器输出 逻辑输入次态现态输出时钟复位第12页/共25页8.2 Moore型状态机及其设计 Moore型有限状态机Moore型：输出信号仅与当前状态有关。属于同步输出状态机，当输入发生变化时还必须等待一个时钟的到来，输出才变化。第13页/共25页8.2 Moore型状态机及其设计 ADC0809采样控制器设计： 工作时序第14页/共25页8.2 Moore型状态机及其设计 状态转换图：第15页