synopsys-dc中文教程(比较详细).ppt

2021/11/13 * SDF文件的产生 阻止错误的时序计算在SDF文件的输出 Cell delay由input transition 和输出负载决定,而input transition 又由driving cell的transition delay决定，所以，若driving cell由多个time arc，产生一个很大的driven cell delay，为了避免这个问题，阻止阻止错误的时序计算在SDF文件的输出，在生成SDF文件之前，使用如下DC命令: set_disable_timing U1 –from A –to Z reset signal_a 2ns 0.3ns U1 U2 Z I Z Affected Gate 2021/11/13 * Design For Test 用时钟的single Edge 大部分设计都用时钟的single Edge,但有些情况下，时钟的rising 和 falling Edge都要用到，这种情况在测试模式下可能产生时序问题，我们可为这部分电路加一个mux,是整个设计在测试模式下用相同的时钟边沿。例如: process(clk,test_mode) begin if(test_mode=‘1’)then muxed_clk_output=clk; else muxed_clk_output=not(clk); endif endprocess 2021/11/13 * Design For Test 不可扫描的存储元素 因为存储器(如:RAM）周围无扫描链,所以和它输入输出相连的组合逻辑会产生故障 覆盖率的损失，另外，在扫描模式下，RAM的输出是“unknown”，会影响扫描链故障，解决的方法如下： D D D Combination logic Combination logic Scan_mode Scan_mode Logic testable Data Known During Scan-mode 2021/11/13 * Design For Test 多时钟域 推荐设计者为不同时钟域安排各自的扫描链路,在一个扫描链内跨接不同的时钟域会因不同的clock skew而导致时序问题，但这种方法导致不同长度的扫描链。替代方法是将flop根据时钟域分组，然后链接他们成一个扫描链，这需要保证不同时钟域之间的时钟偏移最小。时钟源应可从外部接入，便于在设备测试时可控。另外一个解决方法是，在时钟源使用时钟复用，从而在测试时只使用用一个时钟。 排序扫描链最小化时钟偏移 扫描链的时钟偏移会引起hold-time违例，虽然扫描时钟的频率较正常工作慢，但hold-time与时钟频率无关。我们将具有较大时钟延时的flop放在扫描链首，我们将具有较小时钟延时的flop放在扫描链尾，从而减少时钟偏移。 Gated Reset 和Preset Flop的reset和Preset必须可控，如果flop的reset和Preset被gated,则需添加mux，在扫描模式下旁路门逻辑。 2021/11/13 * LINKS TO LAYOUT AND POST LAYOUT OPTIMIZATION Links to layout 简称LTL,是DC和layout工具间的信息交换接口，用于DC和layout工具之间交换时序信息和布局信息，post-layout 优化，减少综合与排版之间的迭带。我们从以下几个方面介绍如何将综合过程和layout过程结合起来，进行post-layout 优化。 Layout的网表生成 Layout 参数的抽取 Post-Layout Optimization 2021/11/13 * Layout的网表生成 Layout的网表生成 许多layout工具只接受Verilog和EDIF网表, EDIF网表不易读以至在后来执行ECO很麻烦,并且EDIF网表不能仿真从而无法发现在EDIF转换过程中出现的错误，所以推荐用Verilog网表作为layout工具的输入。在将网表送往layout之前，建议对网表如下处理: Uniquify 网表 通过改变设计中的net名简化网表 移去无连结的ports 确保所有cell的pin名都可见 检查assign 和 tran 语句 检查无意义的gating clock 或reset 检查未定义的引用 2021/11/13 * Layout的网表生成 Uniquify 为了在layout中进