基于fpga数字秒表设计实验报告.pdf

电子科技大学 标 准 实 验 报 告 实验项目：基于FPGA数字秒表设计 目录 1.秒表设计要求 1 2.设计思路 1 2.1 功能模块 1 2.1.1 分频器 1 2.1.2 计数器 1 2.1.3 数据锁存器 1 2.1.4 控制器 1 2.1.5 扫描显示的控制电路2 2.1.6 显示电路3 2.1.7 按键消抖电路3 3. 电路实现4 4.程序仿真 10 4.1 分频器 10 4.1.1 计数器电路综合 11 4.1.2 计数器电路仿真 11 4.2 同步计数器 13 4.2.1 计数器实现 13 4.2.2 计数器仿真 15 4.2.3 同步计数器电路综合 17 4.3 按键消抖电路 18 4.3.1 按键消抖电路实现 18 4.3.2 按键消抖电路仿真 18 4.3.3 按键消抖电路综合20 4.4 八段译码器20 4.4.1 八段译码器实现20 4.4.2 八段译码器仿真21 4.4.3 八段译码器电路综合22 4.5 控制器23 4.5.1 控制器23 4.5.1 控制器仿真24 4.5.3 控制器电路综合25 5.2View Technology Schematic ： 26 5.3 管脚锁定：27 6.实验结论27 1.秒表设计要求 （1）秒表的计时范围为00 ：00 ：00 ~ 59 ：59 ：99 。 （2 ）两个按钮开关Start/Stop 和Split/Reset，控制秒表的启动、停止、分段和复 位： 在秒表已经被复位的情况下，按下“Start/Stop”键，秒表开始计时。在秒表 正常运行的情况下，如果按下“Start/Stop”键，则秒表暂停计时；再次按下该键， 秒表继续计时。在秒表正常运行的情况下，如果按下“Split/Reset ”键，显示停 止在按键时的时间，但秒表仍然在计时；再次按下该键，秒表恢复正常显示。在 秒表暂停计时的情况下，按下“Split/Reset ”键，秒表复位归零。 2.设计思路 2.1功能模块 2.1.1 分频器 对晶体振荡器产生的时钟信号进行分频，产生时间基准信 2.1.2 计数器 对时间基准脉冲进行计数，完成计时功能 2.1.3 数据锁存器 锁存数据使显示保持暂停 2.1.4 控制器 通过产生锁存器的使能信号来控制计数器的运行、停止以及复位 设计分析： 2.1.5扫描显示的控制电路 包括扫描计数器、数据选择器和7段译码器，控制8个数码管以扫描方式显 示计时结果，原理图如下： 2.1.6显示电路 实验电路板上的按键 2.1.7按键消抖电路 消除按键输入信号抖动的影响，输出单脉冲 实验板上的数码管为共阳 LED 数码管 按键按下时，FPGA 的输入为低电平；松开按键时，FPGA 的输入为高电平 但是在按下按键和松开按键的瞬间会出现抖动现象 2.2电路框图 3.电路实现 -- Company: -- Engineer: -- -- Create Date: 09:08:39 03/12/2011 -- Design Name: -- Module Name: stopwatch_1 - Behavioral -- Project Name: