电子线路基础数字电路实验7时序逻辑电路设计.docx

实验七时序逻辑电路设计 、实验目的 学习用集成触发器构成计数器的方法。 熟悉中规模集成十进制计数器的逻辑功能及使用方法。 学习计数器的功能扩展。 了解集成译码器及显示器的应用。 、实验原理 计数器是一种重要的时序逻辑电路，它不仅可以计数，而且用作定时控制 及进行数字运算等。按计数功能计数器可分加法、 减法和可逆计数器，根据计数 体制可分为二进制和任意进制计数器，而任意进制计数器中常用的是十进制计数 器。根据计数脉冲引入的方式又有同步和异步计数器之分。 用D触发器构成异步二进制加法计数器和减法计数器: 图10— 1是用四只D触发器构成的四位二进制异步加法计数器，它的连接 特点是将每只D触发器接成「触发器形式，再由低位触发器的 Q端和高一位的 CP端相连接，即构成异步计数方式。若把图 10— 1稍加改动，即将低位触发器 的Q端和高一位的CP端相连接，即构成了减法计数器。 图 10— 1 本实验采用的D触发器型号为74LS74A，弓I脚排列见前述实验。 中规模十进制计数器 中规模集成计数器品种多，功能完善，通常具有予置、保持、计数等多种 功能。74LS182同步十进制可逆计数器具有双时钟输入， 可以执行十进制加法和 减法计数，并具有清除、置数等功能。引脚排列如图 10— 2所示。其中LD 置数端；CPu 加计数端；CPd 减计数端；DO 非同步进位输出端； CO 非同步借位输出端；Qa、Qb、Qc、Qd 计数器输出端；Da、Db、Dc、 Dd 数据输入端；CR 清除端。 表10— 1为74LS192功能表，说明如下： 当清除端为高电平“1”时，计数器直接清零(称为异步清零)，执行其它功 能时，CR置低电平。 当CR为低电平，置数端LD为低电平时，数据直接从置数端Da、Db、Dc、 Dd置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数 端CPd接高电平，计数脉冲由加计数端 Cpu输入，在计数脉冲上升沿进行 842 编码的十进制加法计数。执行减计数时，加计数端CPu接高电平，计数脉冲由减 计数端CPd输入，在计数脉冲上升沿进行 8421编码十进制减法计数。表10—2 为8421码十进制加、减计数器的状态转换表。 图 10— 2 表 10— 1 输 入 输 出 CR LD CPu CPd Dd Dc Db Da Qd Qc Qb Qa 1 X X X X X X X 0 0 0 0 0 0 X X d c b a d c b a 0 1 1 X X X X 加计数 0 1 1 J X X X X 减计数 3.计数器的级联使用 一只十进制计数器只能表示 0—9十个数，在实际应用中要计的数往往很 大，一位数是不够的，解决这个问题的办法是把几个十进制计数器级联使用， 以 扩大计数范围。如图10— 3所示为有两只74LS192构成的加计数级联电路图， 连接特点是低位计数器的CPu端接计数脉冲，进位输出端CO接到高一位计数器 的CPu端。在加计数过程中，当低位计数器输出端由 1001?。)变为0000(gi0)时, 进位输出端CO输出一个上升沿，送到高一位的 CPu端，使高一位计数器加1， 也就是说低位计数器每计满个位的十个数，则高位计数器计一个数，即十位数。 同理，在减计数过程中，当低位计数器的输出端由 0000(010)变到1001(910)时， 借位输出BO输出一个上升沿，送到高一位的 CPd端使高一位减1。 4.实现任意进制计数 利用中规模集成计数器中各控制及置数端，通过不同的外电路连接，使该计数器成为任意进制计数器，达到功能扩展的目的。图 10—4为利用74LS192 的置数端LD的置数功能构成五进制加法计数器的原理图，状态转换表如表 10 —3所示。它的工作过程是：预先在置数输入端输入所需 的数，本例为 DdDcDdDa=0000。假该计数器从0000状态开始按8421编码计数，当输出状态 达到0100后再来一个计数脉冲，计数器输出端先出现QdQcQbQa=0101，此时与 非门输出立刻变为低电平，于是四位并行数据DdDcDbDa=0000被置入计数器中， 即QdQcQbQa=0000,实现了五进制计数，紧接 LD恢复高电平，为第二次循环 作好准备。这种方法的缺点是置数时间太短及利用了一个无效态，可能会造成译 码，显示部分产生误动作，此时，应采取措施消除之。 表 10— 2 输入脉冲数 输出 Qd Qc Qb Qa 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 表 10— 3 计数脉冲 输出 c p Qd Qc Qb Qa 0 0 0 0 0 1 0