EDA课程设计数字钟.docVIP

PAGE PAGE 2 北 华 航 天 工 业 学 院 《EDA技术综合设计》 课程设计报告 报告题目： 利用VHDL语言进行数字钟的设计 作者所在系部： 电子工程系 作者所在专业： 自动化 作者所在班级： B08221 作 者 姓 名 ： 刘一霖 指导教师姓名： 崔瑞雪 完 成 时 间 ： 2010-11-30 内 容 摘 要（重写摘要） 设计一个数字钟： 要求： 1、具有时，分，秒，计数显示功能，以24小时循环计时。 2、具有清零，调节小时、分钟功能。 3、具有整点报时功能，整点报时的同时LED灯花样显示。 原理： 在同一芯片EPF10K10上集成了如下电路模块： 1．时钟计数： 秒——60进制BCD码计数，分——60进制BCD码计数， 时——24进制BCD码计数，同时整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。 2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。 3．蜂鸣器在整点时有报时驱动信号产生。 4．LED灯在整点时有花样显示信号产生。 关键词： EDA、可编程逻辑器件、计数器、译码器 目 录(页码不对) 一．概述5 二．各模块设计5 ⒈秒计数器5 ⒉分计数器7 ⒊小时计数器8 ⒋报警模块9 ⒌时间数据扫描分时选择模块文本12 ⒍译码器13 ⒎程序下载及硬件调试15 三．心的体会15 课程设计任务书 课题名称 数字钟 完成时间 11月30 指导教师 崔瑞雪 职称 副教授 学生姓名 刘一霖 班 级 B08221 总体设计要求和技术要点 要求： 1、具有时，分，秒，计数显示功能，以24小时循环计时。 2、具有清零，调节小时、分钟功能。 3、具有整点报时功能，整点报时的同时LED灯花样显示。 原理： 在同一芯片EPF10K10上集成了如下电路模块： 1． 时钟计数：秒——60进制BCD码计数，分——60进制BCD码计数， 时——24进制BCD码计数，同时整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。 2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。 3．蜂鸣器在整点时有报时驱动信号产生。 4．LED灯在整点时有花样显示信号产生。 工作内容及时间进度安排 ⒈各种进制的计数及时钟控制模块（10进制、6进制、24进制）的设计。 ⒉扫描分时显示、译码模块;。 ⒊彩灯、扬声器编码模块。 课程设计成果 1．能熟练使用maxpulas-Ⅱ进行程序设计 2．用VHDL编写数字钟程序 一．概述：设计一个数字钟。 要求： 1、具有时，分，秒，计数显示功能，以24小时循环计时。 2、具有清零，调节小时、分钟功能。 3、具有整点报时功能，整点报时的同时LED灯花样显示。 原理： 在同一芯片EPF10K10上集成了如下电路模块： 1．时钟计数： 秒——60进制BCD码计数，分——60进制BCD码计数， 时——24进制BCD码计数，同时整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。 2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。 3．蜂鸣器在整点时有报时驱动信号产生。 4．LED灯在整点时有花样显示信号产生。 二．各模块设计 ⒈秒计数器模块： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity second is port(clk,reset,setmin:in std_logic; enmin:out std_logic; qh:buffer std_logic_vector(2 downto 0); ql:buffer std_logic_vector(3 downto 0) ); end second; architecture fun of second is signal enmin_1,enmin_2:std_logic; begin enmin_2=(setmin and clk); enmin=(enmin_1 or enmin_2 ); process(clk,reset,setmin) begin if(reset=0)then ql=0000;qh=000; elsif(clkevent and clk=1)then If(ql=9)then ql=0000; if(qh=5)then qh