2020VHDL实验 新 及答案.ppt

实验 1 熟悉实验环境，完成下述实验内容： 1. 2 输入与门、 2 输入或门、 2 输入异或门及 非门的设计。 2. D 触发器的设计。 3. 带有异步清零、异步置位功能的边沿 JK 触 发器的设计。 1-1 代码 ? 非门 ? LIBRARY IEEE; ? USE IEEE.STD_LOGIC_1164.ALL; ? ENTITY NOT IS ? PORT(A:IN STD_LOGIC; ? Y:OUT STD_LOGIC); ? END ENTITY NOT; ? ARCHITECTURE ART OF NOT IS ? BEGIN ? Y= NOT A; ? ? END ARCHITECTURE ART; 1-1 代码 ? 异或门 ? LIBRARY IEEE; ? USE IEEE.STD_LOGIC_1164.ALL; ? ENTITY XOR2 IS ? PORT(A,B:IN STD_LOGIC; ? Y:OUT STD_LOGIC); ? END ENTITY XOR2; ? ARCHITECTURE ART OF XOR2 IS ? BEGIN ? Y=A XOR B; ? ? END ARCHITECTURE ART; 1-2 代码 ? D 触发器的设计 ? library ieee; ? use ieee.std_logic_1164.all; ? entity d_chufa is ? port ( clk,d:in std_logic; ? q:out std_logic); ? end d_chufa; ? architecture behav of d_chufa is ? begin ? process(clk)is ? begin ? if(clk event and clk=1)then ? q=d; ? end if; ? end process; ? end behav; 1-3 代码 ? 异步清零、异步置位功能的边沿 JK 触发器 ? library ieee; ? use ieee.std_logic_1164.all; ? entity jk is ? port( pset,clr,clk,j,k:in std_logic; ? q,qb:out std_logic); ? end entity; ? architecture behav of jk is ? signal q_s,qb_s:std_logic; ? begin ? process(pset,clr,clk,j,k) ? begin ? if(pset=0)and(clr=1)then ? q_s=1;qb_s=0; ? elsif(pset=1)and(clr=0)then ? q_s=0;qb_s=1; ? elsif(clk event and clk=1)then ? if(j=0)and(k=1)then ? q_s=0;qb_s=1; ? elsif(j=1)and(k=0)then ? q_s=1;qb_s=0; ? elsif(j=1)and(k=1)then ? q_s=not q_s; ? qb_s=not qb_s; ? end if; ? end if; ? q=q_s; ? qb=qb_s; ? end process; ? end behav; 实验 2 － 1 实验内容：完成下述模块的设计，实现真值表中 的半加与半减的功能。 提示信息：将加法与减法区分成两个功能模块， 使用 BLOCK 语句将构造体分为两大部分。 输 入 值 半 加 法 器 (A+B) 半 减 法 器 (A-B) A B Sum Car Difference Borrow 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 2-1 代码 ? library ieee; ? use ieee.std_logic_1164.all; ? use ieee.std_logic_unsigned.all; ? entity half is ? port ( a,b:in std_logic; ? sum