CPLD与 FPGA工作原理简介.pptVIP

3、并行扩展乘积项 并联扩展项是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元去实现快速、复杂的逻辑函数。 允许最多20个乘积项直接送到宏单元的“或”逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是从同一个LAB中邻近宏单元借用的。 当需要并联扩展时，“或”逻辑的输出通过一个选择分配器，送往下一个宏单元的并联扩展“或”逻辑输入端。 * 精选文档整理合集 4、可配置寄存器：可单独编程为带有可编程时钟控制的D、T、JK或SR触发器，也可将寄存器旁路，实现组合逻辑方式。 每个寄存器支持异步清零和异步置位功能．乘积项选择矩阵分配乘积项来控制这些操作。此外，每一个寄存器的复位端可以由低电平有效的全局复位专用引脚GCLRn信号来驱动。 * 精选文档整理合集 每个可编程寄存器可以按三种时钟输入模式工作： ● 全局时钟信号：该模式能实现最快的时钟到输出(clock to Output)性能，这时全局时钟输入直接连向每一个寄存器的CLK端。 ● 全局时钟信号带时钟信号使能。由于仍使用全局时钟，输出较快． ● 用乘积项实现一个阵列时钟：宏单元或I／O信号进行钟控，速度稍慢。 * 精选文档整理合集 三、逻辑阵列块[LAB] 16个宏单元的阵列组成一个LAB 四、芯片 LAB PIA(Programmable Interconnect Array) 可编程连线阵:LAB与 全局总线连接 I／O控制块：控制I／O引脚，有输入、输出和双向方式． * 精选文档整理合集 2.7 FPGA结构与工作原理 FPGA即现场可编程门阵列(Field Programmable Gate Array) 一、FPGA结构框图: FLEX10K 由嵌入式阵列块EAB、逻辑阵列块LAB、Fast Track和I/O控制单元IOC四部分组成 * 精选文档整理合集 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC FLEX 10K系列FPGA结构图 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC EAB EAB 嵌入式 阵列块 * 精选文档整理合集 二、逻辑阵列块LAB(Logic Array Block) 每个LAB包含八个逻辑单元LE、相联的进位链和级联链，LAB控制信号与LAB局部互连。 * 精选文档整理合集 * 精选文档整理合集 1、逻辑单元LE Logic Element或LC：Logic Cell 是FLEX10K结构中的最小单元，实现逻辑功能。 每个LE包含一个4输入的LUT、一个带有同步使能的可编程触发器，一个进位链和一个级联链。 每个LE有两个输出可以分别驱动局部互连和快速通道Fast Track互连， * 精选文档整理合集 1）、查找表LUT原理 Look Up Table，是FPGA的最小逻辑构成单元． 大部分FPGA采用基于SRAM的查找表构造逻辑函数。 一个N输入LUT可实现N输入变量的任何逻辑功能，如 “与”、 “异或”等。 * 精选文档整理合集 S=A+BC D C B A S 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 1 0 1 0 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 1 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 0 0 1 1 0 1 1 1 1 0 1 1 1 1 例2－4 * 精选文档整理合集 N不可能很大，否则LUT的利用率很低，输入多于N个的逻辑函数、必须用几个查找表分开实现。 * 精选文档整理合集 2）可编程触发器： 可设置成D、T、JK或SR触发器。该寄存器的时钟、清零和置位信号可由全局信号通用I／O引脚或任何内部逻辑驱动。对于组合逻辑的实现，可将该触发器旁路。 3）进位链(Carry-In) 用来支持高速计数器和加法器，提供LE之间快速的向前进位功能。来自低位的进位信号经进位链向前送到高位，同时馈入LUT和进位链的下一段．这一特点使得FLEXIOK结构能够实现高速计数器、加法器和宽位的比较器。 * 精选文档整理合集 进位链连通LAB中的所有LE 可实现快速加法器, 比较器和计数器 DFF 进位输入 (来自上一个逻辑单元) S1 LE1 查找表 LUT 进位链 DFF S2 LE2 A1 B1 A2 B2 进位输出 (到 LAB中的下一个逻辑单元) 进位链 查找表 LUT * 精选文档整理合集 PPT模板