- 1、本文档共34页,可阅读全部内容。
- 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
- 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
实验1 熟悉实验环境,完成下述实验内容: 2输入与门、 2输入或门、 2输入异或门及非门的设计。 D触发器的设计。 带有异步清零、异步置位功能的边沿JK触发器的设计。 1-1代码 非门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY NOT IS PORT(A:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY NOT; ARCHITECTURE ART OF NOT IS BEGIN Y= NOT A; END ARCHITECTURE ART; 1-1代码 异或门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY XOR2 IS PORT(A,B:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY XOR2; ARCHITECTURE ART OF XOR2 IS BEGIN Y=A XOR B; END ARCHITECTURE ART; 1-2代码 D触发器的设计 library ieee; use ieee.std_logic_1164.all; entity d_chufa is port ( clk,d:in std_logic; q:out std_logic); end d_chufa; architecture behav of d_chufa is begin process(clk)is begin if(clk event and clk=1)then q=d; end if; end process; end behav; 1-3代码 异步清零、异步置位功能的边沿JK触发器 library ieee; use ieee.std_logic_1164.all; entity jk is port( pset,clr,clk,j,k:in std_logic; q,qb:out std_logic); end entity; architecture behav of jk is signal q_s,qb_s:std_logic; begin process(pset,clr,clk,j,k) begin if(pset=0)and(clr=1)then q_s=1;qb_s=0; elsif(pset=1)and(clr=0)then q_s=0;qb_s=1; elsif(clk event and clk=1)then if(j=0)and(k=1)then q_s=0;qb_s=1; elsif(j=1)and(k=0)then q_s=1;qb_s=0; elsif(j=1)and(k=1)then q_s=not q_s; qb_s=not qb_s; end if; end if; q=q_s; qb=qb_s; end process; end behav; 实验2-1 实验内容:完成下述模块的设计,实现真值表中的半加与半减的功能。 提示信息:将加法与减法区分成两个功能模块,使用BLOCK语句将构造体分为两大部分。 2-1代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity half is port ( a,b:in std_logic; sum,car,dif,bor:out std_logic); end half; architecture behav of half is begin g1:block begin sum=a xor b; car=a xor b; end block g1; g2:block begin dif=a xor b; bor=(not a) and b; end block g2; end behav; 实验2-2 实验内容:设计一个4位加减法器. 要求:a,b:数据输入; sub: 控制端,高电平实现加法功能, 低电平实现减法功能; s:和与差的输出; co:进位与借位的输出。 2-2代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity subadd is port(sub:in s
您可能关注的文档
- 奥沙利铂在腹腔灌注方面的应用.pptx
- 表柔比星EPI基础与临床.ppt
- 病理生理学第6版课件缺氧,.ppt
- 草原的小动物有许多难解的谜团.ppt
- 肠道病毒enterovirus简介.ppt
- 常见输血反应及处理.ppt
- 第5章碳水化合物与动物营养课件.ppt
- 第7章海洋生物药物.ppt
- 第8章矿物质与动物营养课件.ppt
- 第9章生物污染监测本章教学目的要求1掌握.ppt
- 浙江省临海市白云高级中学2025届高三历史3月月考试题.doc
- 云南拾谷县第一中学2024_2025学年高二物理上学期10月月考试题.doc
- 2025版高考生物总复习第13讲基因的分离定律教案苏教版.doc
- 湖北省黄石实验高中2024_2025学年高一历史下学期期末考试模拟卷.doc
- 通史版2025版高考历史大一轮复习专题七近代化的曲折发展__中日甲午战争至五四运动前4第4讲从维新思想到新文化运动课后达标检测含解析新人教版.doc
- 2024年高考数学考试大纲解读专题04导数及其应用含解析文.doc
- 河南省许汝平九校联盟2024_2025学年高一语文上学期期末考试试题扫描版无答案.doc
- 江西省吉安市吉水县第二中学2024_2025学年高一历史上学期第二次月考试题.doc
- 北京市平谷区2025届高三政治一模考试试题含解析.doc
- 2025届中考物理第四讲物态变化专项复习测试无答案新人教版.docx
文档评论(0)