实例教学四 计数器 CPLD FPGA可编程逻辑器件.pptVIP

计数器 的VHDL设计 桂林师范高等专科学校 羊日飞 计数器（Counter） 计数器是数字系统中使用得最多的时序电路。 计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时等很多功能。 计数器能记录脉冲的数目，其原因是内部由触发器这种能够记忆状态的电路构成。 计数器的应用 51单片机中的定时/计数器就是计数器中的一种。 4位同步二进制计数器 74LS161 4位同步二进制计数器 74LS161 计数器的VHDL代码编写——库引用 引用IEEE库 引用IEEE库中的std_logic_1164程序包 计数器的VHDL代码编写——实体 计数器电路的外特性： 有1个复位输入端 reset；有一个计数脉冲信号输入端clock； 4位计数输出端Q0~Q3。 实体: counter 计数脉冲输入端口：clock 计数输出端口：Q0~Q3 计数器的VHDL代码编写——结构体 4位同步二进制计数器的 行为/功能描述 状态转换图： 直观的体现了时序电路任一时刻的输出信号不仅取决于当前的输入信号，而且还取决于电路原来的状态这一本质特征。 4位同步二进制计数器的 行为/功能描述 有1个复位信号输入端口(reset)；有1个时钟信号输入端口(clock)；有4位计数输出(Q0,Q1,Q2,Q3)。 根据状态转换图：有16种状态且对应有16种可能的输出。 计数器的VHDL代码编写——结构体 既然电路有16种状态。 因此我们可以定义一个信号，该信号相应的有16种可能的取值来描述这16种状态。 计数器的VHDL代码编写——结构体 描述行为时往往具有顺序性,所以我们常使用VHDL语言中的顺序语句。 所有的顺序代码必须放在进程（process）或子程序中 计数器的VHDL代码编写——结构体 使用 if 语句进行描述 计数器的VHDL代码编写——结构体 第二种形式的 if 语句 计数器的VHDL代码编写——结构体 计数器的VHDL代码编写——结构体 计数器的VHDL代码编写——结构体 输出信号如何得到？ 4位同步二进制计数器的VHDL代码——综合结果 仿真 仿真工具ModelSim 仿真波形窗口 看复位是否正确 看是否在计数脉冲的上升沿变化状态 看计数状态是否绕回 * * 复位 计数脉冲输入 library ieee; use ieee.std_logic_1164.all entity counter is port( reset: in std_logic; clock: in std_logic; Q: out std_logic_vector(3 downto 0) ); end counter; architecture counter_stru of counter is begin end counter_stru; 思考 时序电路的逻辑功能可以用什么图直观的表示？ 用自然语言描述出来 当输入复位信号等于’0’时，电路复位，输出为“0000”； 当输入时钟信号的上升沿到来时，电路内部的计数状态加 ‘1’，相应的计数输出也加’1’； 当计数输出为“1111”时，再来一个计数脉冲，电路返回初始状态“0000”，输出也相应为“0000”。 architecture counter_stru of counter is signal count: std_logic_vector(3 downto 0); begin end counter_stru; architecture counter_stru of counter is signal count: std_logic_vector(3 downto 0); begin process( ) begin end process; end counter_stru; 语法格式： if 条件表达式 then 顺序语句； end if； architecture counter_stru of counter is signal count: std_logic_vector(3 downto 0); begin process( reset ) begin if reset=‘0’ then count=“0000”; end if; end process; end counter_stru; 当输入复位信