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可综合的基于Verilog语言的有限状态机的设计
可综合的基于Verilog语言的有限状态机的设计
刘德贵等:可综合的基于Verilog语言的有限状态机的设计
可综合的基于Verilog语言的有限状态机的设计
刘德贵,李便莉
(1.西安电子科技大学综合业务网国家重点实验室陕西西安710071;
2.西安电子科技大学通信工程学院陕西西安710071)
摘要:VerilogHDL是一种硬件描述语言,他不仅可以在门级和寄存器传输级描述硬件,也可以在算法级对硬件加以
描述,因此将采用VerilogHDL语言描述的设计转变成逻辑门构成的电路绝非简单的处理过程.状态机是数字系统的控制单
元,包括时序逻辑和组合逻辑,语言描述较为抽象,如果句柄编写不规范,综合工具就很难把抽象思维变为门级电路.由
于VerilogHDL语言本身的特点,许多面向仿真的语句虽然符合语法规则却不能综合,这在设计中必须避免.本文介绍了
VerilogHDL语言的综合实质,研究了编写可综合的状态机的方法,步骤以及综合原则,具有一定的参考价值.
关键词:VerilogHDL语言;FSM状态机;综合;逻辑
中图分类号:TP312文献标识码:B文章编号:1004—373X(2005)10—116—03
DesignforSynthesizableFiniteStateMachineBasedonVerilogLanguage
LIUDegui,LIBianli
(1.NationalKeyLabonISN,XidianUniversity,Xian,710071,China.
2.CommunicationEngineeringInstitute.XidianUniversity,Xian,710071.China)
Abstract:VerilogHDLisahardwaredescriptionlanguage,whichcandescribehardwarenotonlyingatelevelandregister—
transferlevelbutalsoinalgorithmicleve1.Therefore,changingdesignsinVamp;ilogHDLintocircuitsmadeoflogicgatesisnotasimple
process.FSMisthecontrolunitofadigitalsystem,includingtiminglogicandcombinationlogic,andthelanguagedescriptionisvery
abstract,ifthehandleisnotcompiledinstandard,itisverydifficulttochangetheabstractthoughtintoagatelevelcircuitby
Synthesistoo1.DuetotheinherentcharacteristicsofVerilogHDL,manystatementsandstructuresbasedonsimulationandaccording
withsyntaxrulescouldnotbetransformedintologicunit.Soweshouldavoidtousethesestatementsandstructure.Thisarticle
introducestheessenceofVerilogHDLsynthesis,studiestheway,stepsofhowtowritesynthesizableFSM.Itstudiessynthesis
principlesaswel1.Allthesehavecertainvalueforreference?
Keywords:VerilogHDL;FiniteStateMachine(FSM);synthesis;logic
1引言
随着EDA技术的发展,使用硬件语言设计PLD/
FPGA成为一种趋势.进入8O年代后期,硬件描述语言向
着标准化的方向发展,最终VHDL,VerilogHDL两种语言
适应了这种趋势的要求,先后成为IEEE标准.VHDL发
展较早,语法严格,而VerilogHDL是在C语言基础之上发
展起来的一种硬件描述语言,语法较为自由.一般认为
VerilogHDL在系统级抽象方面比VHDL略差一些,而在
门级开关电路描述方面比VHDL强得多,二者各有特长.
标准的高级程序设计语言,例如C语言,只适合描述
过程和算法,不能描述硬件电路,这些语言区别于硬件描
述语言的一个明显特点是:只要每一条语句符合语法规
则,那么经过编译程序编译后,就可以运行该程序了.用
硬件语言进行程序设计的最终目的是进行硬件设计,在硬
件描述语言中,许多基于仿真的语句虽然符合语
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