基于MAX+plusII数字时钟设计(程序).doc

PAGE  数字秒表设计实验任务书 一、设计实验目的： 在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。 二、设计实验说明及要求： 1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。 2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。 3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。 4、时、分、秒、百分之一秒显示准确。 三、数字时钟组成及功能： 1、分频率器：用来产生100HZ计时脉冲； 2、十二或二十四进制计数器：对时进行计数 3、六十进制计数器：对分和秒进行计数； 4、六进制计数器：分别对秒十位和分十位进行计数； 5、十进制计数器：分别对秒个位和分个位进行计数； 6、扫描显示译码器：完成对7字段数码管显示的控制； 四、系统硬件要求： 1、时钟信号为10MHz； 2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）； 3、8个7段扫描共阴级数码显示管； 4、按键开关（清零、启动、保持）； 五、设计内容及步骤： 1、根据电路持点，用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念； 2、软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合； 3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更深一步了解。熟悉了CPLD/FPGA设计的调试过程中手段的多样化； 4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线； 5、所有模块尽量采用VHDL语言设计。 六、硬件实现 将时序仿真正确的文件下载到实验??中的EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3中，通过合适的管脚分配，将相应的管脚连接起来，验证设计是否完成设计要求； 数字秒表各个模块的VHDL语言设计 一 分频模块 将实验箱提供的10MHz的时钟脉冲分频后变成100Hz的脉冲，该模块的VHDL设计代码如下： library ieee; use ieee.std_logic_1164.all; entity DIV105 is port (CLKIN: in std_logic; CLKOUT: out std_logic ); end; architecture DEVIDER of DIV105 is constant N:integer:=50000; signal COUNTER:integer range 0 to N; signal CLK:std_logic; begin process(CLKIN) begin if CLKINevent and CLKIN=1 then if COUNTER=N then COUNTER=0; CLK=not CLK; else COUNTER=COUNTER+1; end if; end if; end process; CLKOUT=CLK; end; 二 计数模块 十进制计数模块的VHDL设计如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count10 is port(clr,start,clk: in bit; cout: out bit; daout: out std_logic_vector(3 downto 0)); end count10; architecture a of count10 is signal temp:std_logic_vector(3 downto 0); begin process(clk,clr) begin if clr=1 then temp=0000; cout=0;