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基于TMS320C6455的高速SRIO接口设计 作者：黄克武 吴海洲 　　单位：北京理工大学电子工程系　　转载：电子测量技术 引 言 数字信号处理技术已广泛应用于通信、雷达、声纳、遥感、图形图像处理和语音处理等领域。随着现代科技的发展，尤其是半导体工艺的进入深亚微米时代，新的功能强劲的高性能数字信号处理器(DSP)也相继推出，如ADI（美国模拟器件）公司的TigerSHARC系列和TI（德州仪器）公司的C6000系列，但是，要实现对运算量和实时性要求越来越高的DSP 算法，如对基于分数阶傅立叶变换的Chirp信号检测与估计，合成孔径雷达(SAR)成像，高频地波雷达中的自适应滤波和自适应波束形成等算法，单片DSP 仍然显得力不从心。这些挑战主要涉及两个主题：一是计算能力，指设备、板卡和系统中分别可用的处理资源。采用多DSP、多FPGA系统，将是提高运算能力的一个有效途径。二是连接性，从本质上说就是实现不同设备、板卡和系统之间的“快速”数据转移。对于一些复杂的信息系统，对海量数据传输的实时性提出了苛刻的要求，多DSP之间、DSP与高速AD采集系统、DSP与FPGA间的高速数据传输，是影响信号处理流程的主要瓶颈之一。TI公司最新推出的高性能TMS320C6455（下文称C6455）处理器，具有高速运算能力的同时集成了高速串行接 口SRIO，方便多DSP以及DSP与FPGA之间的数据传输，在一定程度上满足了高速实时处理和传输的要求。本文在多DSP+FPGA通用信号处理平台的基础上，深入研究了多DSP间，DSP与FPGA间的SRIO的数据通信和加载技术的软硬件设计与实现。这些技术包括了目前SRIO接口的各种应用方式，可作为SRIO接口及C6455开发提供参考[1-3]。1 C6455特性及SRIO标准介绍 C6455是目前单片处理能力最强的新型高性能定点DSP，它是TI 公司基于第三代先进VeloviTI VLIW(超长指令字)结构开发出来的新产品。最高主频为1.2GHz，16位定点处理能力为9600MMAC/s。C6455建立在增强型C64x+ DSP内核基础之上，代码尺寸平均缩短了20%至30%，周期效率提高了20%。C6455不仅是内核的增强和运算速度的提升，相比以前的芯片，集成了丰富的外围接口，如千兆以太网控制器，66 MHz PCI总线接口，最重要的是增加了新的外设接口SRIO，全双工工作时，四个端口峰值速率每秒高达25 Gbits，解决了DSP高速数据传输的瓶颈，降低了开发多处理器系统的难度[4-5]。 RapidIO是新一代高速互连技术，已于2004年被国际标准化组织(ISO)和国际电工协会(IEC)批准为ISO/IEC DIS 18372标准。RapidIO互连定义包括两类技术：面向高性能微处理器及系统互连的Parallel RapidIO接口；面向串行背板、DSP和相关串行控制平面应用的Serial RapidIO接口。SRIO支持编程模型包括基本存储器映射IO事务、基于端口的消息传递和基于硬件一致性的全局共享分布式处理器。 SRIO互连架构是一个开放的标准，满足了嵌入式基础实施在应用方面的广泛需要。可行的应用包括多处理器、存储器、网络设备中的存储器映射I/O器件、存储子系统和通用计算平台。这一互连技术主要作为系统内部互连，支持芯片到芯片和板到板的通信，可以实现从1Gbps到60Gbps的性能水平，在高速互连方面将会有广阔的发展前景[6]。2 C6455间的SRIO通信2.1 C6455间的接口互连 C6455内嵌了SRIO模块，拥有4个全双工的port（端口），支持SRIO 1x/4x串行协议。每个port支持1.25Gbps、2.5Gbps、3.125Gbps的波特率，每个port可以单独构成1x模式，也可以四个port共同构成4x模式。SRIO采用的是CML（电流型逻辑）电平，布线时必须遵循布线约束。为了最小化来自接收方100欧终端电阻的反射，差分对应该具有50欧的阻抗，并且差分走线必须等长。在接收端串接耦合电容，隔离直流偏置。图1是两片C6455之间SRIO接口设计。 2.2 包格式 SRIO的传输操作是基于请求和响应机制，包（packet）是系统中端点器件的通信单元。图2是一次传输操作的流程图。首先由发起者产生一个传输请求，请求包被传输到相邻的交换器件，从而进入交换结构，通过交换机构这个完整的请求包被转发到目标器件。目标器件根据请求完成相应操作后，发送相应的响应包，经过交换机构传回到发起者。此时一个完整的传输过程完成。 SRIO有三个层的协议共同组成，每层协议在包中都有体现。图3给出典型的请求包和响应包的包格式示意图。 请求包