AD并行和串行驱动..docVIP

AD9854并行和串行驱动 AD9854简介 AD9854最高支持300MHz的时钟速率，内置的倍频器能实现4到20倍的倍频，拥有48位可编程频率寄存器和14位可编程相位偏移寄存器以及12位可编程幅度调节寄存器，集成了12位的DAC，支持最高速率为10MHz的串行编程或者最高速率为100MHz的并行编程。 如何使用AD9854 内部和外部的更新时钟 此功能是由一个双向的I/O管脚即20管脚和一个可编程的32位递减计数器来实现的。为了使输出波形能随着写入控制寄存器的值改变，需要提供给20管脚一个上升沿的时钟信号或者由内部的32位更新时钟来实现。默认模式设置为内部更新时钟（内部更新时钟寄存器赋逻辑高电平）。如果使用外部更新时钟模式，则内部更新时钟寄存器赋逻辑低电平。 内部产生更新时钟可以通过编程32位更新时钟寄存器以及设定内部更新时钟寄存器赋逻辑高电平来实现。更新时钟递减计数器以1/2的系统时钟速率工作，从用户设定的32位值往下递减，当计数器的值为零的时候，DDS输出随着用户设定而更新，同时20管脚输出一个持续8个时钟长度的高电平。 输出波形整形开关 首先用户必须通过设定OSK EN（控制寄存器地址20h）逻辑高来使能数字乘法器。如果设定为低，则输出的波形是满幅的。除了设定OSK EN之外，还要设置OSK INT（也是在控制寄存器20h）。OSK INT逻辑高电平选择内部控制波形线性上升或者下降；逻辑低电平则使用12位的寄存器以便用户输出任意形式的幅度过渡波形（12位的控制寄存器位于地址21h到24h），每当斜坡速率递减计数器计数到零，输出一个脉冲，同时输出端叠加12位寄存器的值，同乘法器相乘后输出。30管脚为高电平实现输出波形由零到满幅的改变，为低电平则实现输出波形由满幅到零的改变。 DA模块 DA模块最大支持300M的采样速率，输出正弦波和余弦波。它们的最大幅值由56管脚的电阻RSET来决定。DA模块是输出电流最大值为20mA的电流输出模式，但是，输出电流为10mA能有最好的无杂散动态范围。RSET的值为39.93/IOUT，其中IOUT单位是安培。DAC输出电压范围为-0.5V~1V，超过这个范围将会引起DAC的失真和可能永久性的损坏。使用者需要选择一个合适的电阻使输出电压在规定的范围内。 所有DAC之前都会有一个逆sinc滤波器，用来预偿输出幅度随着频率的变化，以达到平稳的输出。在滤波器之后有一个数字乘法器，用来实现振幅调节、振幅调制和振幅相移键控。可以为了节约电能，关闭逆sinc滤波器（控制寄存器地址20h，Bypass Inv Sinv bit）和数字乘法器（控制寄存器地址20h,OSK EN bit），只需把地址位置1。同时如果不需要DAC的时候也可以通过置DAC PD为1（控制寄存器地址1D）。 倍频器 这是一个基于参考时钟的可编程锁相环倍频器，用户可以选择4~20之间的整数用来对输入时钟进行倍频。使用这个功能用户可以倍频15MHZ的时钟至300MHZ的内部时钟。控制寄存器地址1E的5比特可以用来设置倍频倍数。 可以跳过倍频器，直接使用外部时钟。系统时钟由倍频器输出时钟或者由输入参考时钟决定，取决于倍频器是否使能。通过设置64管脚，可以选择单端输入或者差分输入。 差分输入使能 可以通过置68和69管脚为高电平，使能差分输入。输入差分信号的峰峰值最小要为800mV，其中心值可以在1.6V到1.9V之间变化。当64管脚置低，则是单端输入模式，同时68管脚必须置高或者置低，但不能悬空。 并行模式 置高70管脚可以使用并行模式，而置低70管脚可以使用串行模式。控制寄存器地址20的两个控制比特位只在串行工作模式下有效。当LSB first为高点平时，串行输入数据将从最低有效位开始读入；当为低电平时，串行输入数据将从最高有效位开始读入。当SDO Active为高电平时，SDO管脚即18管脚，成为从AD9854内部寄存器读取数据的输出管脚；为低电平时，则SDIO管脚即19管脚，成为一个双向串行数据输入输出管脚，同时18管脚将不在串行模式中起作用。 AD9854操作模式描述 AD9854一共有5个工作模式，需要通过控制寄存器中的三个比特位来选择工作模式。其工作模式见下表： 在每个模式下，一些功能可能会允许使用，也可能被禁止使用。下表列出一些重要的功能及它们在某个模式下是否可用。 单音模式（模式 000） 这是当AD9854复位时的默认工作模式，同时也可以在控制寄存器中选择。用来确定输出频率的相位累加器，通过一个48比特的频率控制字寄存器1来决定，其默认值是0。 复位之后的默认值，定义了一个0HZ、相位为0的安全、无输出值的输出信号。下图画出了默认值到用户定义的频率（F1）的转换。 频率控制字的值由下式决定： 其中N是相位累加器的总