基于IP核乘法器设计_.docVIP

Xilinx FPGA实验报告 ——基于IP核的乘法器的设计 基于IP核的乘法器的设计 实验内容 利用ISE软件的IP核和VHDL进行混合设计一个16位的乘法器； 用ISE进行仿真并且进行性能比较； 实验目的 熟悉Xilinx的ISE软件的使用和设计流程； 掌握ISE仿真方法； 实验环境 PC机一台； Xilinx的ISE软件一套； 实验原理 图1给出了16位乘法器的原理图 Xilinx ISE的core generator提供了功能强大的IP（intellectual Property）核,主要有 Basic Elements, Clocking, Communication Networking , Digital Signal Processing, I/O Interface, Math Functions, Memories Storage Elements, Standard Bus Interface。通过使用 这些IP核资源可以大大缩短设计周期，提高设计效率。在本设计中，使用了IP核Math Function中的Multiplier资源。通过GUI接口，可以很容易设计任意位的，有符号或无 符号的乘法器。图2给出了IP核提供的乘法器的原理图。 实验步骤 打开ISE软件创建一个新的工程，并选择器件的类型； 用IP核生成一个16位的乘法器multiplier1； 用VHDL语言生成一个16位的乘法器multiplier2； 用例化语句component，port map合成一个顶层文件top.vhd； 调用ISE仿真器进行行为仿真，观察仿真结果； 调用ISE仿真器进行时序仿真，观察仿真结果； 实验结果 代码 顶层文件 Multiply_top.vhd library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Multiply_top is Port ( number1 : in STD_LOGIC_VECTOR (15 downto 0); number2 : in STD_LOGIC_VECTOR (15 downto 0); result1 : out STD_LOGIC_VECTOR (31 downto 0); result2 : out STD_LOGIC_VECTOR (31 downto 0); clock : in STD_LOGIC); end Multiply_top; architecture Behavioral of Multiply_top is component Multiply port(A :in STD_LOGIC_VECTOR (15 downto 0); B: in STD_LOGIC_VECTOR (15 downto 0); CLK: in STD_LOGIC; P:out STD_LOGIC_VECTOR (31 downto 0)); end component; component Multiply2 port(A :in STD_LOGIC_VECTOR (15 downto 0); B: in STD_LOGIC_VECTOR (15 downto 0); CLK: in STD_LOGIC; P:out STD_LOGIC_VECTOR (31 downto 0)); end component; begin U0: Multiply port map(A=number1,B=number2,CLK=clock,P=result1); U1: Multiply2 port map(A=number1,B=number2,CLK=clock,P=result2); end Behavioral; 乘法器 Multiply2.vhd library IEEE; use IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; entity Multiply2 is port(A :in STD_LOGIC_VECTOR (15 downto 0); B: in STD_LOGIC_VECTOR (15 downto 0); CLK: in STD_LOGIC; P:out STD_LOGIC_VECTOR (31 dow