第四章 节 存储器(计算机组成原理）.ppt

M0 地址 0 1 … … n－1 M1 n n+1 … … 2n－1 M2 2n 2n+1 3n－1 M3 3n 3n+1 4n－1 … … … … 地址译码 体内地址 体号 体号 （1）高位交叉 顺序编址 M0 地址 0 1 … … n－1 M1 n n+1 … … 2n－1 M2 2n 2n+1 3n－1 M3 3n 3n+1 4n－1 … … … … 地址译码 体内地址 体号 体号 （1）高位交叉 顺序编址 特点：不同请求源可同时对各体发出请求，各体同时工作；便于存储器扩充 M0 地址 0 4 … … 4n－4 M1 1 5 … … 4n－3 M2 2 6 4n－2 M3 3 7 4n－1 … … … … 地址译码 体号 体内地址 体号 （2）低位交叉 轮流编址 在不改变存取周期的前提下，增加存储器的带宽 时间 单体 访存周期 单体 访存周期 启动存储体 0 启动存储体 1 启动存储体 2 启动存储体 3 低位交叉的特点 设四体低位交叉存储器，存取周期为T，总线 传输周期为τ，为实现流水线方式存取，应满足 T ＝ 4τ。 连续读取 4 个字所需的时间为 T＋(4 －1)τ char A[3][4] 除此之外。。。。 3、高性能存储芯片 EDRAM – Extended DRAM CDRAM – Cache DRAM EDO DRAM – Extended Data Out DRAM SDRAM – Synchrony DRAM（168脚） RDRAM – Rambus DRAM DDR SDRAM（双倍速率同步动态随机存储器，184脚 ） DDR2 SDRAM（240脚，4Bit?Prefetch技术 ） DDR3 SDRAM（8Bit?Prefetch技术 ） IRAM – Integrated RAM ASIC RAM /diy/salon/cncd/study_cpu/0509/704650.html 4.3 高速缓冲存储器 一、概述 1、问题的提出 解决CPU访存优先级低于I/O的问题 解决CPU和存储器速度差异的矛盾 理论基础：局部性原理 时间局部性原理 空间局部性原理 这个还是比较重要的 2、cache工作原理 主存和缓存的编址 命中与未命中 cache的命中率 cache主存系统的效率 主存和缓存按块存储 块的大小相同 B 为块长 ~ ~ ~ ~ … … 主存块号 主存储器 0 1 2m－1 字块 0 字块 1 字块 M－1 主存块号 块内地址 m位 b位 n位 M块 B个字 缓存块号 块内地址 c位 b位 C块 B个字 ~ ~ ~ ~ … … 字块 0 字块 1 字块 C－1 0 1 2c－1 标记 Cache 缓存块号 （1）主存和缓存的编址 搞懂，会出些计算题。时间啦，命中率啦等等 缓存共有 C 块 主存共有 M 块 M C 主存块 已调入 缓存 主存块与缓存块 建立 了对应关系 用 标记来记录 与某缓存块建立了对应关系的 主存块号 命中 未命中 主存块与缓存块 未建立 对应关系 主存块 未调入 缓存 （2）命中与未命中 CPU 欲访问的信息在 Cache 中的 比率 命中率 与 Cache 的 容量 与 块长 有关 一般每块可取 4 ~ 8 个字 块长取一个存取周期内从主存调出的信息长度 CRAY_1 16体交叉 块长取 16 个存储字 IBM 370/168 4体交叉 块长取 4 个存储字 （64位×4 = 256位） （3）cache的命中率 效率 e 与 命中率 有关 则 e = × 100% tc h × tc+ (1－h)× tm 访问 Cache 的时间 平均访问时间 e = × 100% （4）cache－主存系统的效率 平均访存时间 h × tc+ (1－h)× tm 3、cache的工作流程 主 存 Cache 替换机构 可装进 ？ 命中 ？ 块号 块内地址 块号 块内地址 主存 Cache 地址映射 变换机构 Cache 存储体 CPU 访问主存 替换 Cache 否 否 是 是 访问主存装入 Cache 直接通路 Cache 地址 主存块号 地 址 总 线 数