微机原理第2章系统结构.ppt

5./RD（Read） (32脚) 读信号，三态输出，低电平有效。 /RD=0，表示当前CPU正在对存储器或I/O端口进行读操作。 CLK 一个总线周期 T1 T2 T3 T4 A19/S6-A16/S3 /BHE/S7 状态输出 地址，BHE AD15-AD0 数据输入 地址输出 ALE M//IO 低为读IO，高为读存储器 /RD 6./WR（Write） (29脚) 写信号，三态输出，低电平有效。 /WR=0，表示当前CPU正在对存储器或I/O端口进行读操作。 CLK 一个总线周期 T1 T2 T3 T4 A19/S6-A16/S3 /BHE/S7 状态输出 地址，BHE AD15-AD0 数据输出 地址输出 ALE M//IO 低为写IO，高为写存储器 /WR 7.M/IO（Memory/Input and Output） (28脚) 存储器或IO端口访问信号，三态输出。 M//IO=1，表示CPU正在访问存储器； M//IO=0，表示CPU正在访问IO端口。 8.ALE（Address Latch Enable） (25脚) 地址锁存允许信号，输出，高电平有效。 用来锁存地址信号A15-A0地址/数据总线。 9./DEN（Data Enable） (26脚) 数据允许信号，三态输出，低电平有效。 作为数据总线上收发器8286的选通信号。 10.DT//R（Data Transmit Receive） (27脚) 数据发送/接收控制信号，三态输出。 此信号控制数据总线上的收发器8286的数据传送方向，DT//R=1，发送数据----写操作；DT//R=0，接收数据--读操作。 11.READY（Ready） (22脚) 准备就绪信号，输入，高电平有效。 READY=1，表示CPU访问的存储器或IO端口已准备好传送数据。 若CPU在总线周期T3状态检测到READY=0，表示未准备好，CPU自动插入一个或多个等待状态TW，直到READY=1为止。 12.RESET（Reset） (21脚) 复位信号，输入，高电平有效。 RESET信号至少要保持4个时钟周期。 复位时：标志寄存器、IP、DS、SS、ES为0，CS=FFFFH，复位后CPU从FFFF0H处开始执行。 CLK 内部 RESET 三态门 输出信号 RESET 输入 13.INTR（Interrupt Request） (18脚) 可屏蔽中断请求信号，输入，高电平有效。 当INTR=1，表示外设向CPU发出中断请求,CPU在当前指令周期的最后一个T状态去采样该信号， 若此时,IF=1,CPU响应中断,执行中断服务程序。 14./INTA（Interrupt Acknowledge） (24脚) 中断响应信号，输出，低电平有效。 表示CPU响应了外设发来的中断申请信号INTR。 15.NMI（Non-Maskable Interrupt Request）17脚 不可屏蔽中断请求信号，上升沿触发。 该请求信号不受IF状态的影响，也不能用软件屏蔽，一旦该信号有效，则执行完当前指令后立即响应中断。 16./TEST（Test） (23脚) 测试信号，输入，低电平有效。当CPU执行WAIT指令时，每隔个时钟周期对/TEST进行一次测试，若/TEST=1，继续等待，直到/TEST=0 17.HOLD（Hold Requst） (31脚) 总线请求信号，输入，高电平有效。 当系统中CPU之外的另一个控制器要求使用总线时，通过它向CPU发一高电平的请求信号。 18.HLDA（Hold Acknowledge） (30脚) 总线请求响应信号，输出，高电平有效。 当HLDA有效时，表示CPU对其它控制器的总线请求作出响应，与此同时，所有与三总线相接的CPU的线脚呈现高阻抗状态，从而让出总线。 19.CLK（Clock） (19脚) 主时钟信号，输入。 8086/8088的时钟频率为5MHZ。 20.Vcc(+5V),GND(地) (40，1，20脚) CPU所需电源Vcc=+5V。