chp7 DSP在实时处理中的应用.ppt

DSP体系结构 王俊 203教研室 新主楼 F520 TS201S应用实例 DSP由于其强大的信号处理功能而被广泛应用在雷达信号处理领域 本PPT中给出了DSP应用于雷达信号处理领域的一个例子 PD-脉冲压缩雷达　　 TS201S应用实例 系统硬件结构 处理流程与算法映射 多处理器通信 程序并行优化 Flash程序加载 处理结果 系统硬件结构 典型的雷达信号处理硬件框图 双通道 高速ADC采样 DSP+FPGA 系统硬件结构 芯片选型 ADSP-TS201S： 用于大规模信号处理的高性能处理器，其采用静态超标量结构，通过内部的双运算模块同时工作实现了单指令多数据（SIMD）引擎，支持32bit浮点、40bit扩展精度浮点以及8、16、32、64位定点运算。 系统硬件结构 静态超标量： 所谓静态即指令级的并行在解码和运行之前就决定了；超标量是指芯片内部具有多条流水线，可以同时发射多条指令，每周期可执行4条指令，6个浮点或24个16bit定点操作。 系统硬件结构 芯片选型 ADSP-TS201S： 采用了包括指令分支预测、互锁等新的技术。 指令分支预测： 指令分支预测是通过一个128位的分支目标缓存器（BTB）实现的，目的是为了减少分支延时 互锁技术： 当流水线复杂时，程序的执行不会被流水线延时而打乱 系统硬件结构 芯片选型 XC4VSX55： Xilinx的Virtex?-4系列中的代表性产品 90nm铜工艺，使用300mm（12英寸）晶片技术生产 LX、SX和FX三个平台系列组成： LX系列针对逻辑应用； SX系列针对超高性能信号处理； FX系列针对嵌入式处理和高速串行连接。 系统硬件结构 芯片选型 XC4VSX55： 针对极高性能实时信号处理提供了极高比例的XtremeDSP逻辑片与嵌入式块RAM资源； 与其它FPGA解决方案相比，能够以大大降低的功耗提供突破性的DSP性能； 500 MHz XtremeDSP逻辑片可以级联使用，并且可全速工作； 系统硬件结构 芯片选型 XC4VSX55： 提供常用复合功能的IP核，包括DSP、总线接口、处理器和处理器外设； 使用IP核，可以缩短开发时间、降低设计风险并获得优良的设计性能； 该系统提供简单的用户界面，用以生成针对FPGA优化的基于参数的核 系统硬件结构 DSP、FPGA各自特点 FPGA：低层的信号预处理算法处理的数据量大，对处理速度的要求高，但运算结构相对比较简单，适于用FPGA进行硬件实现 DSP：高层处理算法的特点是所处理的数据量较低层算法少，但算法的控制结构复杂，适于用运算速度高、寻址方式灵活、通信机制强大的DSP芯片来实现 系统硬件结构 DSP+FPGA结构 结构灵活，有较强的通用性，适于模块化设计，从而能够提高算法效率； 结构丰富，可通过FPGA的可重构性实现多种接口。 同时其开发周期较短，系统易于维护和扩展，强大的处理能力适合于实时信号处理。 TS201S应用实例 系统硬件结构 处理流程与算法映射 多处理器通信 程序并行优化 Flash程序加载 处理结果 处理流程与算法映射 PD雷达 信号处理的流程 突出部分 在DSP中完成 处理流程与算法映射 处理流程到处理器的映射 FPGA1/2： 数字下变频 脉冲压缩 DSP1/2 多普勒滤波 求模 DSP3 恒虚警检测 状态判断 接收波门产生 处理流程与算法映射 流水实现 脉冲周期 帧周期 距离切片 TS201S应用实例 系统硬件结构 处理流程与算法映射 多处理器通信 程序并行优化 Flash程序加载 处理结果 多处理器通信 DSP间通信 FPGA间通信 DSP与FPGA间通信 多处理器通信-DSP间通信 基于ADSP-TS201S构成并行系统的方式主要取决于采用的通讯方式： 紧耦合系统 通过全局存储器和一条并行总线进行通信，称为紧耦合式并行处理系统，用于运算密集型处理 松耦合系统 利用链路口来实现点对点通信，由此构成多种网格结构多处理器并行系统，又称松耦合式系统。 多处理器通信-DSP间通信 紧耦合系统 处理速度快，但是同时占用外部总线影响效率； 松耦合系统（本系统采用松耦合结构） 不占用总线 Link口电路设计简单 单路速率高达1GByte/s TS201有针对Link的DMA 多处理器通信-DSP间通信 Link硬件连接 多处理器通信-DSP间通信 Link口PCB设计 每一个连接链路的LVDS接收对都需要接100ω(误差1％)的电阻，且要靠近接收引脚放置。 链路口之间的连接应该是点对点的。 对高速4-bit操作，链路口时钟信号应放在四组LV