实验2触发器及其应用.doc

实验三 触发器及其应用 　　一、实验目的 　　1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 　　二、实验原理 　　触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图3－1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端，因为＝0（＝1）时触发器被置“1”；为置“0”端，因为＝0（＝1）时触发器被置“0”，当＝＝1时状态保持；＝＝0时，触发器状态不定，应避免此种情况发生，表8－1为基本RS触发器的功能表。 基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表8－1 输 入 输 出 Qn+1 n+1 0 1 1 0 1 0 0 1 1 1 Qn n 0 0 φ φ 2、JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图8－2所示。 JK触发器的状态方程为：　Qn+1 ＝Jn＋Qn J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与 为两个互补输出端。通常把 Q＝0、＝1的状态定为触发器“0”状态；而把Q＝1，＝0定为“1”状态。 图3－2 74LS112双JK触发器引脚排列及逻辑符号 下降沿触发JK触发器的功能如表3－2所示。 表3－2 输 入 输 出 D D CP J K Qn+1 n+1 0 1 × × × 1 0 1 0 × × × 0 1 0 0 × × × φ φ 1 1 ↓ 0 0 Qn n 1 1 ↓ 1 0 1 0 1 1 ↓ 0 1 0 1 1 1 ↓ 1 1 n Qn 1 1 ↑ × × Qn n 注：×— 任意态　 ↓— 高到低电平跳变 ↑— 低到高电平跳变 Qn（n ）— 现态 Qn+1（n+1 ）— 次态 φ— 不定态 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1＝Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。 图3－3 为双D 74LS74的引脚排列及逻辑符号。功能如表3－3。 输 入 输 出 D D CP D Qn＋1 n＋1 0 1 × × 1 0 1 0 × × 0 1 0 0 × × φ φ 1 1 ↑ 1 1 0 1 1 ↑ 0 0 1 1 1 ↓ × Qn n 表3－3 　 　 表3－4 输 入 输出 D D CP T Qn＋1 0 1 × × 1 1 0 × × 0 1 1 ↓ 0 Qn 1 1 ↓ 1 n 图3－3 74LS74引脚排列及逻辑符号　 4、触发器之间的相互转换 在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、k两端连在一起，并认它为T端，就得到所需的T触发器。如图3－4(a)所示，其状态方程为： Qn+1 ＝Tn ＋Qn (a) T触发器 (b) T触发器 图3－4 JK触发器转换为T、T触发器 T触发器的功能如表3－4。 由功能表可见，当T＝0时，时钟脉冲作用后，其状态保持不变；当T＝1时，时钟脉冲作用后，触发器状态翻转。所以，若将T触发器的T端置“1”，如图3－4(b)所示，即得T触发器。在T触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。 同样，若将D触发器