基于FPGA的数字钟的设计汇.doc

1 设计的要求 本次设计主要是研究基于FPGA的数字钟，要求是以24小时为周期，显示时、分、秒。采用1HZ的基准脉冲信号产生1S的基准时间，当计数达到60次时，输出1个分钟（min）脉冲；当1min的时钟计数到达60次时，输出1个小时（h）脉冲；若1h的时钟计数达到23次时，并且1min的计数到59次、1s的计数也达到59次，再来1个1s的脉冲，数字钟就自己复位，重新从零开始计时。为了保证计时的稳定及准确须由晶体振荡器提供时间基准信号。 该系统是基于FPGA的设计，采用VHDL进行系统功能的描述，采用自顶向下的设计方法，用QUARTUS II软件进行仿真。 2 设计的基本原理 振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数器满59后向分计数器进位，分计数器满59后向小时计数器进位，小时计数器按照“24翻0”规律计数。计满后各计数器清零，重新计数。 一般说来，一个比较大的完整的项目应该采用层次化的描述方法：分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是TOP DOWN（自顶向下）的设计方法。目前这种高层次的设计方法已被广泛采用。高层次设计只是定义系统的行为特征，可以不涉及实现工艺，因此还可以在厂家综合库的支持下，利用综合优化工具将高层次描述转换成针对某种工艺优化的网络表，使工艺转化变得轻而易举。CPLD/FPGA系统设计的工作流程如图1所示。 图1 FPGA系统设计流程 流程说明： 1.工程按照“自顶向下”的设计方法进行系统划分。 2.输入VHDL代码，这是设计中最为普遍的输入方式。此外，还可以采用图形输入方式（框图、状态图等），这种输入方式具有直观、容易理解的优点。 3.将以上的设计输入编译成标准的VHDL文件。 4.进行代码级的功能仿真，主要是检验系统功能设计的正确性。这一步骤适用于大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复的次数和时间。一般情况下，这一仿真步骤可略去。 5.利用综合器对VHDL源代码进行综合优化处理，生成门级描述的网络表文件，这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。 6.利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，是较为粗略的。一般的设计，也可略去这一步骤。 7.利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。 8.在适配完成后，产生多项设计结果：（a）适配报告，包括芯片内部资源利用情况，设计的布尔方程描述情况等；（b）适配后的仿真模型；（c）器件编程文件。根据适配后的仿真模型，可以进行适配后时序仿真，因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确的预期未来芯片的实际性能。如果仿真结果达不到设计要求，就修改VHDL源代码或选择不同速度和品质的器件，直至满足设计要求。 最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPGA中。 3 设计方案 3.1 设计思路 本次设计采用分模块设计的方法，再用一个顶层文件将各模块联系起来，如下图2所示。 图2 数字钟模块图 3.2 各模块的模块图与功能 分频器模块 晶体振荡器是构成数字式时钟的核心，振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。 石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且，振荡信号的频率与振荡电路中的R、C元件的数值无关。因此，这种振荡电路输出的是准确度极高的信号。然后再利用分频电路，将其输出信号转变为秒信号，其组成框图如下图3所示。 图3 秒信号产生框图 本系统使用的晶体振荡器电路给数字钟提供一个频率稳定准确的12MHz的方波信号，其输出至分频电路。分频电路的逻辑框图如下图4所示。 图4 分频电路逻辑框图 六进制计数模块 对秒和分的十位进行计数，计数满六便变为0，产生进位。 六进制计数器的逻辑框图如下图5所示。 图5六进制计数器逻辑框图 十进制计数器模块 对秒和分的个位进行计数，计满10便变为0，并产生进位。 十进制计数器逻辑框图如下图6所示。 图6 十进制计数器逻辑框图 二十四进制计数器模块 对时进行计数，计满24便变为0。 二十四进制计数器逻辑框图如下图7所示。 图7 二十四进制计数器逻辑框图 译码器模块 将时