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vhdl程序设计-数字电子表 2
第六章 VHDL综合应用;6 个七段数码管;24
进
制
计数器;24
进
制
计数器;PROCESS (CP)
Begin
IF CPEvent AND CP=1 then
DLY = Q(21);
Q = Q+1;
END IF;
END PROCESS;
;Free_Counter : Block
Signal Q : STD_LOGIC_VECTOR(24 DOWNTO 0);
Signal DLY : STD_LOGIC;
Begin
PROCESS (CP)
Begin
IF CPEvent AND CP=1 then
DLY = Q(21);
Q = Q+1;
END IF;
END PROCESS;
SEC = Q(21) AND NOT DLY; --about 1Hz
S = Q(15 DOWNTO 13); --about 250 Hz
ENB = 001 WHEN (S=0 OR S=1) ELSE
010 WHEN (S=2 OR S=3) ELSE
100 WHEN (S=4 OR S=5) ELSE
000;
BIN = DBS WHEN ENB = 001 ELSE
DBM WHEN ENB = 010 ELSE
DBH WHEN ENB = 100 ELSE
000000;
End Block Free_Counter; ;--主文件声明代码
COMPONENT COUNTER60
PORT(
CP : IN STD_LOGIC;
BIN : OUT STD_LOGIC_VECTOR (5 DOWNTO 0);
S : IN STD_LOGIC;
CLR : IN STD_LOGIC;
EC : IN STD_LOGIC;
CY60 : OUT STD_LOGIC
);
END COMPONENT;;-- 子文件定义代码
--***************************************************
LIBRARY IEEE;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--***************************************************
ENTITY COUNTER60 IS
PORT(
CP : IN STD_LOGIC;
BIN : OUT STD_LOGIC_VECTOR (5 DOWNTO 0);
S : IN STD_LOGIC;
CLR : IN STD_LOGIC;
EC : IN STD_LOGIC;
CY60 : OUT STD_LOGIC
);
END COUNTER60;;-- 子文件定义代码
ARCHITECTURE a OF COUNTER60 IS
SIGNAL Q : STD_LOGIC_VECTOR (5 DOWNTO 0) ;
SIGNAL RST, DLY : STD_LOGIC;
BEGIN
PROCESS (CP,RST)
BEGIN
IF RST = 1 THEN
Q = 000000;
ELSIF CPevent AND CP = 1 THEN
DLY = Q(5);
IF EC = 1 THEN
Q = Q+1;
END IF;
END IF;
END PROCESS;
CY60 = NOT Q(5) AND DLY;
RST = 1 WHEN Q=60 OR CLR=1 ELSE
0;
BIN = Q WHEN S = 1 ELSE
000000;
END a;;--主文件声明代码
COMPONENT COUNTER24
PORT(
CP : IN STD_LOGIC;
BIN : OUT STD_LOGIC_VECTOR (5 DOWNTO 0);
S : IN STD_LOGIC;
CLR : IN STD_LOGIC;
EC : IN STD_LOGIC;
CY60 : OUT STD_LOGIC
);
END COMPONENT;;-- 子文件定义代码
--***************************************************
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_
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