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第9-10讲时序电路设计
1. D锁存器设计
2. 同/异步、带置位/复位的DFF设计
3. 异步置位/复位的JKFF设计
4. 8D锁存器74LS373设计
5. 八位移位寄存器74LS166设计
6. 带三态输出的计数器设计
7. 6位二进制异步计数器设计
【例1】D锁存器 (改错)
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY Latch IS
PORT( D : IN STD_LOGIC;
ENA : IN STD_LOGIC;
Q : OUT STD_LOGIC );
END ENTITY Latch ;
ARCHITECTURE one OF Latch IS
SIGNAL sig_save : STD_LOGIC;
BEGIN
PROCESS (D, ENA)
BEGIN
IF ENA = 1 THEN sig_save = D ;
END IF ;
Q = sig_save ;
END PROCESS ;
END ARCHITECTURE one;
【例1】D锁存器 (改错)
【例1】D锁存器 (改错)
【例2 】DFF设计 (改错)
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DFF3 IS
PORT ( CLK,D1 : IN STD_LOGIC ;
Q1 : OUT STD_LOGIC);
END ;
ARCHITECTURE bhv OF DFF3 IS
BEGIN
PROCESS (CLK)
VARIABLE A,B : STD_LOGIC ;
--SIGNAL A,B : STD_LOGIC ;
BEGIN
IF CLKEVENT AND CLK =1 THEN
A:= D1; B := A; Q1 = B;
--A = D1; B = A; Q1 =B; --出错
END IF;
END PROCESS ;
END ;
【例2】DFF 正确设计 仿真结果
【例2】DFF 错误设计 仿真结果
1 1 0 1 1 0
1 1 0 1 1 0
变量在进程内定义和使用,立即赋值;信号在进程外定义,在进程结束时赋一次值
【例2 :异步复位/置位_DFF 】
LIBRARY ieee;
use ieee.std_logic_1164.all;
Entity dff3 is
Port(clk,d,reset,set: in std_logic;
q: out std_logic);
End dff3;
Architecture dff3_behave of dff3 is begin
Process(clk,reset,set) begin
If (set=0) then q=1; --置位
Elsif (reset=0) then q=0; --复位
Elsif (clkevent and clk=1) then q=d;
-–检测时钟上升沿
End if; End process;
End dff3_behave;
--在该例中,置位优先级最高,复位次之,时钟最低.
【例2:异步复位/置位_DFF 】 仿真
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