8086 8088时序图 24时序.ppt

8086CPU时序 8086的主要总线操作 时序图：描述某一操作过程中，芯片/总线上有关引脚 信号随时间发生变化的关系图。 2 系统的复位操作 条件：检测到RESET引脚上为上升沿。 复位逻辑电路：用CLK来与外部RESET同步，内部RESET 信号要在时钟的上升沿到来时才有效。 复位时总线状态 地址线为高阻态，直到RESET变为低电平，开始从FFFF0H单元取指令； ALE、HLDA等信号为低电平（无效）； 一些信号呈高阻态。 总线写操作时序与总线读操作时序基本相似，不同点有： (1) CPU不是输出 信号，而是输出 信号。 (2) 整个总线周期为高电平，表示本总线周期为写周期，在接有数据总线收发器的系统中，用来控制数据传输方向。 (3) AD15～AD0在T2到T4状态输出数据，输出地址与输出数据为同一方向，无需像读周期那样要高阻态作缓冲，故T2状态无高阻态。 3.中断响应操作 响应条件：CPU的INTR引脚高电平，IF=1。 4．总线保持与响应 4 最大模式时序与最小模式时序的区别 1. 控制信号ALE、DEN和DT/R 最大模式中，ALE、DEN(注意不是 )和 由总线 控制器8288发出，DEN高电平有效。 最小模式中ALE、DEN和 由8086 CPU直接发出。 是低电平有效。 2. 命令信号MRDC、MWTC、AMWC、IORC、IOWC和状态信号S2、S1和S0 由于在最大方式下必须使用总线控制器8288，因此在其时序图中必然出现访问存储器和I/O接口的命令信号。 3、中断响应时序 8086最大模式下的中断响应周期与最小模式下的中断响应周期基本相同，但ALE信号和 信号是由8288产生的。 4、总线请求和允许时序 执行指令MOV AL,[BX]的时序图T1 1.IO/M变低， CPU将对内存进行操作 2. A19~A0上出现地址信号0011 0101 0000 0000 1100 3. ALE上出现正脉冲信号 4. DT/R变低， 数据收发器处于接受状态 * * 1.总线操作与时序 系统复位 最小模式总线读/写操作 空操作 最大模式总线读写/操作 总线保持操作或总线请求/允许操作 中断响应操作 暂停操作 CPU的操作时序是指CPU在操作进行过程中各个环节在时间上的先后顺序。 至少包含传送地址和传送数据两个过程。 T1——CPU输出地址； T2～T4——数据传送。 一个总线周期  ①外部RESET变为高电平 ②CLK上升沿，内部RESET有效 ③总线复位 ④总线悬浮，直到复位结束 一个总线周期 T1 T3 T2 T4 CLK A19/S6～A16/S3 BHE/S7 AD15～AD0 ALE M/IO RD DT/R DEN 地址，BHE 状态输出 地址输出 数据输入 低电平读IO，高电平读存储器 1. 总线读操作 3 最小模式下的总线时序 一个总线周期 T1 T3 T2 T4 CLK A19/S6～A16/S3 BHE/S7 AD15～AD0 ALE M/IO WR DT/R DEN 地址，BHE 状态输出 地址输出 低电平写IO，高电平写存储器 数据输出 2.总线写操作  CPU发出ALE信号，作为地址锁存信号 第一个总线周期 第二个总线周期 空闲状态（8088无） 低电平，通知外设CPU已接受其中断请求，同时使数据总线、地址总线浮空 被响应的外设向数据总线发送一个字节的中断类型号，CPU读入后查中断向量表，找到中断服务程序入口地址，转去执行中断服务程序。 DMA传送结束，HOLD信号变低  CLK HOLD 地址及数据 总线 HLDA T 1 或 T 4 的下降沿 1 ~ 2 个时钟 2 个时钟 悬浮状态 发出请求信号HOLD 输出HLDA 下一个时钟的下降沿使HLDA信号变为无效 从下一个时钟开始，8086 CPU让出总线控制权。 总线处于悬浮状态。 结束中断 一个总线周期 T1 T3 T2 T4 CLK AD15～AD0 A19/S6～A16/S3 BHE/S7 ALE DT/R DEN S7～S3 地址输出 数据输入 MRDC/IORC S2～S0 S2～S0 S2～S0 无效 BHE A19～A16 最大模式读时序 一个总线周期 T1 T3 T2 T4 CLK AD15～AD0 A19/S6～A16/S3 BHE/S7 ALE DEN S7～S3 地址输出 数据输出 MWTC/IOWC