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再见! 七段显示译码器是对一个4位二进制数进行译码，并在七段显示器上显示出相应的十进制数。一个七段显示译码器的设计方框图如图5-5所示。根据图5-5可知，输入信号D3、D2、D1、D0是二进制BCD码的集合，可表示为[D3…D0]。输出信号a、b、c、d、e、f、g也是用二进制数表示，为书写代码方便起见，输出信号用x的集合来表示。 （3）七段显示译码器 多路分配器的作用是为输入信号选择输出，在计算机和通信设备中往往用于信号的分配。一个1-8多路分配器如图所示。 （4） 多路分配器 【例5-47】 --多路分配器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dmux1to8 IS PORT(data,enable:IN STD_LOGIC; --分别为输入和使能端口 s:IN STD_LOGIC_VECTOR(2 DOWNTO 0); --选择信号端口 y0,y1,y2,y3,y4,y5,y6,y7:OUT STD_LOGIC); --输出端口 END dmux1to8; ARCHITECTURE a OF dmux1to8 IS BEGIN PROCESS(enable,s,data) BEGIN IF enable=0 THEN y0=1;y1=1;y2=1;y3=1;y4=1; y5=1;y6=1;y7=1; ELSIF s=000 THEN y0=NOT(data); ELSIF s=001 THEN y1=NOT(data); ELSIF s=010 THEN y2=NOT(data); ELSIF s=011 THEN y3=NOT(data); ELSIF s=100 THEN y4=NOT(data); ELSIF s=101 THEN y5=NOT(data); ELSIF s=110 THEN y6=NOT(data); ELSIF s=111 THEN y7=NOT(data); END IF; END PROCESS; END a; 例5-42的工作时序如图5-8所示。从图中可以看出，根据不同的选择信号s，可以把输入信号在不同的输出端输出。 【例5-48】 --多位加法运算 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder IS PORT(a,b:IN STD_LOGIC_VECTOR(7 DOWNTO 0); --输入两个8位二进制数 cin:IN STD_LOGIC; --低位来的进位 s:OUT STD_LOGIC_VECTOR(8 DOWNTO 0)); --输出8位结果及产生的进位 END adder; ARCHITECTURE behave OF adder IS BEGIN s=(0a)+(0b)+(0000000cin); END behave; （5）?多位加法运算 【例5-49】 --三态门电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tristate IS PORT(en,din:IN STD_LOGIC; --en为使能端口，din为输入端口 dout:OUT STD_LOGIC); --输出端口 END tristate; ARCHITECTURE tri OF tristate IS BEGIN PROCESS(en,din) BEGIN IF en=1 THEN dout=din; ELSE dout=Z; END IF; END PROCESS; end tri; (6) 三态门及总线缓冲器 【例5-50】 --单向总线缓冲器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY trl_buf8 IS PORT(din:IN STD_LOGIC_VECTOR(7 DOWNTO 0); --输入8位二进制数 dout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --输出8位二进制数 en:IN STD_LOGIC); --使能端口 END trl_b