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第七讲：时序逻辑电路设计
赵杰 标准同步电路 module dff(data,clk,q); input data,clk; output q; reg q; always@(posedge clk) begin q=data; end endmodule module dff_asynrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk or posedge rst) begin if(rst==1’b1) q=1’b0; else q=data; end endmodule module dff_asynrst(data,rst,set,clk,q); input data,rst,set,clk; output q; reg q; always@(posedge clk or posedge rst or posedge set) begin if(rst==1’b1) q=1’b0; else if(set==1’b1) q=1’b1; else q=data; end endmodule module dff_asynrst(data,rst,en,clk,q); input data,rst,en,clk; output q; reg q; always@(posedge clk or posedge rst) begin if(rst==1’b1) q=1’b0; else if(en==1’b1) q=data; else ; end endmodule module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q=1’b0; else q=data; end endmodule module shift_1（din,clk,dout); input din,clk; output dout; reg dout; reg tmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7; always@(posedge clk) begin tmp1=din; tmp2=tmp1; tmp3=tmp2; tmp4=tmp3; tmp5=tmp4; tmp6=tmp5; tmp7=tmp6; dout=tmp7; end endmodule module shift_2（din,clk,clr,q); input din,clk,clr; output [3:0] q; reg [3:0] q; always@(posedge clk or negedge clr) begin if(clr==1’b0) q=4’b0000; else begin q[0]=din; q=q1; end end endmodule module shift3（clk,din, load,q); input clk,load; input [3:0] din; output q; reg q; reg [3:0] tmp; always@(posedge clk ) begin if(load==1’b1) tmp=din; else begin tmp=tmp1; tmp[0]=1’b0; q=tmp[3]; end en
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