第一章 概述(2012-2013-2 eda).ppt

（4）波形图输入 绘制出电路输入/输出波形图，然后由EDA的编译器和综合器将此波形图编译综合成电路网表。 （3）状态图输入 根据电路的控制条件和不同的转换方式绘出系统的状态图，然后由EDA的编译器和综合器将此状态图编译综合成电路网表。 图1-5 应用于FPGA/CPLD的EDA开发流程 原理图/HDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 HDL仿真器 门级仿真器 功能仿真、行为仿真 逻辑综合器 结构综合器 时序仿真 功能仿真 1.8.2 （逻辑）综合 综合器的功能是将输入的HDL文本、原理图或状态图描述，依据与硬件相关的工艺库信息和约束条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路网表文件，如EDIF、 XNF、VQM 、 VHDL、 Verilog网表文件。 EDIF是国际标准的网表文件，XNF是Xilinx公司的网表文件，VQM是Altera公司的网表文件， VHDL是采用VHDL语法的网表文件，Verilog是采用Verilog语法的网表文件。 综合的结果不唯一，根据给定的硬件速度、面积、性能要求，综合出的结果各有不同。 EDA软件中的综合器也可采用专业的第三方EDA公司提供的综合器。 综合前，先进行程序检查（主要是语法检查）。如：原理图中有无漏信号线；信号有无双重来源；文本输入中有无语法错误等。 图1-5 应用于FPGA/CPLD的EDA开发流程 原理图/HDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 HDL仿真器 门级仿真器 功能仿真、行为仿真 逻辑综合器 结构综合器 时序仿真 功能仿真 1.8.3 适配（结构综合） 适配也称为结构综合，是将综合后产生的网表文件配置于指定的目标器件中，具体的说是，将综合后产生的网表文件的针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线等操作，最终可以产生可用于编程下载文件，如JECEC、JAM、SOF、POF格式的文件，以及可用于精确时序仿真的文件。 适配器所选定的目标器件必须属于原综合器指定的目标器件系列，否则将无法成功下载。 EDA软件中的适配器也可由FPGA/CPLD供应商提供，因为适配器的适配对象直接与器件的结构细节相对应。 图1-5 应用于FPGA/CPLD的EDA开发流程 原理图/HDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 HDL仿真器 门级仿真器 功能仿真、行为仿真 逻辑综合器 结构综合器 时序仿真 功能仿真 仿真就是让计算机根据一定的算法和仿真库对EDA设计进行模拟测试，以验证设计、排除错误。仿真是EDA设计中的重要步骤，在编程下载前，必须对设计结果进行模拟测试。 仿真器分为： 基于元件（逻辑门）的仿真器：要将系统描述综合到门级结构。 基于HDL语言的仿真器：可以仿真各个层次上系统的描述。 1.8.4 功能仿真与时序仿真 按照仿真的电路描述级别，HDL仿真器可以完成：系统级仿真，行为级仿真，RTL级仿真，门级（时序）仿真。 按照仿真是否考虑硬件延时，可以分为：功能仿真和时序仿真。 图1-5 应用于FPGA/CPLD的EDA开发流程 原理图/VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 VHDL仿真器 门级仿真器 功能仿真、行为仿真 逻辑综合器 结构综合器 时序仿真 功能仿真 1. 功能仿真 对电路的HDL描述、原理图描述或其它描述形式进行测试仿真，以观察其功能是否满足设计需求，仿真过程不涉及任何具体器件的硬件特性。 2. 时序仿真 适配完成后除了产生下载文件，同时还产生仿真网表文件，利用该文件可以进行时序仿真。 该仿真文件包含了器件硬件特性参数，精确的延时信息，所以时序仿真精度高，是最接近真实器件运行的仿真。 相比时序仿真，功能仿真耗时较短，一般对于规模比较大的设计项目，可以先进行功能仿真，待设计文件的逻辑功能满足要求后，再进行（综合）、适配和时序仿真，把握设计系统在硬件条件下的运行情况。 图1-5 应用于FPGA/CPLD的EDA开发流程 原理图/VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 VH