数据通路和控制通路示范.doc

5.2.1 混沌序列密码生成器的FPGA实现方案 由第三章的叙述知，改进算法需要完成混沌序列的加扰，以增大系统产生的序列的周期；需要构成混合混沌系统和在混合混沌系统基础上构成双混沌系统，以提高抗破译能力和进一步增大生成序列的周期。我们利用双混沌系统来生成加密所需的密钥序列。 5.2.1.1 基于m序列加扰算法的FPGA实现 由于Logistic映射产生的离散序列是实值序列，在有限精度条件下，生成序列会出现短周期行为[54]。为增大系统生成的混沌序列的周期，我们对Logistic映射产生的离散序列是实值序列进行加扰，加扰算法的实现框图如图5-3所示。 图5-3 基于m序列加扰算法的混沌序列生成的硬件实现框图 在图5-3中，其工作流程如下： （1）将初值和迭代值输入到选择器中，当需要重新产生新的混沌序列时，选择初值，而当仅仅只需进行下一次迭代运算时，则选择迭代值； （2）将选择器选择的值加到非门得到的反码，将转入到模二加法器中与（000…01）进行模二相加便得到； （3）将与同时转入到乘法器相乘，得到； （4）并将加入到移位寄存器中，左移两位，即可得到Logistic满映射； （5）取的最后一位与m序列的第次迭代值进行异或，的前几位数值保持不变，从而得到经过m序列异或扰动后的值。 （6）将所得到的实值序列一路反馈到选择器的输入端，进行序列的下一次迭代算法；而另一路则将按照式（3-10）进行量化，得到二值混沌序列（在这里就是二进制序列）。 以精度为64位为例，m序列加扰算法模块的FPGA实现的数据通路如图5-4所示，各端口信号的具体定义与描述如表5-1所示。 图5-4 m序列加扰算法实现模块的密钥生成的数据通路 表5-1 二值序列生成端口信号定义与描述 信号名称 信号方向(I/O) 信号宽度 信号描述 Sys_Clk In 1bit 系统时钟 ARst_N In 1bit 异步复位 IDC_Ld In 1bit 加载指示信号 m_Seq In 1bit m序列输入 Init_Sel In 1bit 迭代初始值选择 Iter_Num In 8bit 外部输入的迭代(计数)次数 Init_Val In 64bit 外部输入的初始迭代值 Bin_Seq Out 1bit 二值序列输出 在图5-4中，组合逻辑1完成迭代处理；组合逻辑2完成加扰处理；组合逻辑3完成量化处理；其控制逻辑如图5-5所示。 表5-1定义和描述了端口信号，另外m序列加扰算法实现时还有一些内部信号定义，我们用表5-2对其进行说明。 图5-5 m序列加扰算法的控制逻辑 表5-2 内部信号定义与描述 信号名称 信号宽度 信号描述 Iter 64bit 上一次加扰迭代的迭代值 Sa_INum 8bit 外部输入的迭代次数 Sa_Init 64bit 外部输入的迭代初始值 Iter_Ce 1bit 迭代使能信号 在图5-5中，其状态机的具体描述如图5-6所示。其中，S_Init为迭代初始状态，S_Iter为迭代状态，当加载指示为高电平时，迭代处理由初始状态转入迭代状态，直到计数器的计数值为外部输入的迭代次数值时，迭代处理由迭代状态转入初始状态。二值序列生成的Modelsim仿真图（局部）如图5-7所示。 图5-6 迭代处理状态机 图5-7 二值序列生成 5.2.1.2 序列密码生成器的FPGA实现 为提高系统的抗破译能力，进一步增大生成序列的周期，将加扰算法生成的二值混沌序列与m序列异或构成混合混沌序列。再将两个生成混合混沌序列的混合混沌系统相异或，就构成了双混沌系统。这里的双混沌系统就是我们需要的序列密码生成器，其实现框图如图5-8所示。 图5-8 序列密码生成器实现框图 密钥序列生成器实现简单，在生成的加扰算法实现模块的基础上，在FPGA中再增加一些简单的逻辑电路即可实现，这里不再赘述。密钥序列生成的Modelsim仿真图（局部）如图5-9所示。图5-9中的各端口信号的具体定义与描述如表5-3所示。 图5-9 密钥序列生成 表5-3 密钥序列生成端口信号定义与描述 信号名称 信号方向(I/O) 信号宽度 信号描述 Sys_clk In 1bit 系统时钟 ARst_N In 1bit 异步复位 IDC_Ld In 1bit 加载指示信号 Init_Sel In 1bit 迭代初始值选择 Iter_Num In 8bit 外部输入的迭代(计数)次数 Init_Vala In 64bit 外部输入至加扰模快1的初始迭代值 Init_Valb In 64bit 外部输入至加扰模快2的初始迭代值 m_Seq1 In 1bit m序列输入（加扰m序列1） m_Seq2 In 1bit m序列输入（加扰m序列2） m_Seq3 In 1bit m序列输入（构成混合