第5章Verilog设计深入.ppt

第5章Verilog设计深入  5.1 过程中的两类赋值语句 5.2 过程结构总结 电路活动的并发性 硬件电路的不同部分是同时工作的。在同一时刻，电路中不同位置的信号可能同时发生变化，这就是硬件电路的并发性(concurrents)。 因此assign语句是并行执行的。 在同步时序电路中，当一个时钟信号到来时，相连的所有触发器都会动作，要描述这一特性，必须使相应的赋值同时完成。 因此在用always过程块中来描述时序电路时，Verilog HDL就规定了非阻塞赋值语句的同时、并行性。 HDL描述中的并发性 always过程的描述相当于一个进程。 assign语句可以等效描述为一个always过程块。 并发性与赋值操作：例 assign与非阻塞赋值的并行性 阻塞/非阻塞赋值(1) 在过程赋值中，阻塞赋值是理想化的数据传输，赋值不需要时间，立即完成，与通常软件描述语言中的赋值操作类似； 而对非阻塞赋值，Verilog HDL假定等号右边的表达式向左边变量的赋值不是立即的，而是需要一个延时δ，δ是从过程启动到结束之间的延迟。 因此非阻塞赋值语句左边的变量要在过程结束时（延时δ后）才能获得赋值，若有多条非阻塞赋值语句，则在延时δ后同时完成赋值。 阻塞/非阻塞赋值(2) 但always过程块中的语句又都被称为顺序语句，顺序语句是依“顺序”执行的。 可以这样理解非阻塞赋值：等号右边的表达式的计算是按顺序的，当执行到该语句时被计算，但等号左边变量获得赋值则要等过程结束，δ时延之后。 因此，过程中的非阻塞赋值语句具有顺序与并行的双重性。 这样的语义规则主要是为了满足描述电路实际中并发特性的需要。 阻塞 vs. 非阻塞赋值(1) M1=1; M2=11=1; Q=1; 阻塞 vs. 非阻塞赋值(2) 阻塞 vs. 非阻塞赋值(3) 5.1 过程中的两类赋值语句 5.1 过程中的两类赋值语句 阻塞 vs. 非阻塞赋值(5) 一般用阻塞赋值描述组合逻辑；非阻塞赋值描述同步时序逻辑中边沿敏感的操作。 由于阻塞赋值语句的书写顺序影响电路综合结果，一般时序电路描述时不建议使用。 可以在一个always过程中对同一变量进行多次阻塞式赋值；但对同一变量的多次非阻塞式赋值，起作用的是最后一次。 只有当语句的执行次序不影响结果时，阻塞和非阻塞赋值才是等价的。 不要在一个always块中混合使用阻塞和非阻塞赋值。 完整 vs. 不完整条件语句（1） 完整 vs. 不完整条件语句（2） 5.2 5.2 5.3 移位寄存器设计 5.3 移位寄存器设计 5.3 移位寄存器设计 5.3 移位寄存器设计 5.3 移位寄存器设计 5.3 移位寄存器设计 5.4 乘法器设计及相关语句应用 5.4 乘法器设计及相关语句应用 5.4 乘法器设计及相关语句应用 5.4 乘法器设计及相关语句应用 5.4 乘法器设计及相关语句应用 5.4 乘法器设计及相关语句应用 5.4 乘法器设计及相关语句应用 5.5 if语句一般用法 5.5 if语句一般用法 5.5 if语句一般用法 5.5 if语句一般用法 5.5 if语句一般用法 5.6 三态与双向端口设计 5.6 三态与双向端口设计 5.6 三态与双向端口设计 5.6 三态与双向端口设计 5.6 三态与双向端口设计 5.6 三态与双向端口设计 5.7 模可控计数器设计 5.7 模可控计数器设计 5.7 模可控计数器设计 5.7 模可控计数器设计 5.7 模可控计数器设计 5.7 模可控计数器设计 5.7 模可控计数器设计 5.8 半整数与奇数分频电路设计 5.8 半整数与奇数分频电路设计 5.8 半整数与奇数分频电路设计 5.9 Verilog的描述风格 5.9 Verilog的描述风格 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 5-3 VGA彩条信号显示控制电路设计 5-3 VGA彩条信号显示控制电路设计 5-3 VGA彩条信号显示控制电路设计 接下页 5-3 VGA彩条信号显示控制电路设计 接上页 接下页 5-3 VGA彩条信号显示控制电路设计 接上页 5.4.3 for语句用法 5.4.3 for语句用法 5.4.4 repeat语句用法 5.4.5 while语句用法 5.4.5 while语句用法 5.6.1 三态控制电路设计 5.6.2 双向端口设计 杭州电子科技大学