一种基于Verilog的FPGA分频设计.pdf

文章编号：1006—3269(2010)03—0059—04 一种基于Verilog的FPGA分频设计 郭振铎，刘洲峰，徐庆伟，朱永胜 (中原T学院。河南郑州450007) 摘 要： 给出了一种基于FPGA的分频电路的设计 使用芯片厂家集成的锁相环资源，如altera的PI。I。， 方法．根据FPGA器件的特点和应用范围，提出了基于Xilinx的DI。L来进行时钟的分频，倍频以及相移． Verilog的分频方法．该方法时于在FPGA硬件平台上设计 但是FPGA内部的PI，l。资源一般有限，对于时钟 常用的任意偶数分频、奇数分频、半整数分频和任意整数带 要求不高的基本设计，如果采用Verilog语言编程 小数分频提供了一种思路．在QuartusII软件上的仿真结果 来实现，既可节省芯片内部的锁相环资源。又可实现 表明．本文给出的分频方法简单实用，效果良好． 消耗较少逻辑单元就达到对时钟操作的目的．Vat- 关键词： FPGA；计数；分频；Verilog ilog是一种允许设计者进行各种级别的逻辑设计， 中图分类号：TP332．12文献标识码：A 进行数字逻辑系统的仿真验证、时序分析、逻辑综合 doi：10．3969／j．issn．1006—3269．2010．03．013 的硬件描述语言，易于理解，便于实现[4—6]． FPGA(Field Gate ProgrammableArray)即现 1偶数倍分频 场可编程门阵列，它是在PAI。、GAL等可编程器件 的基础上进一步发展的产物[1矗]．它是作为专用集 偶数倍分频是数字电路设计中最常用的分频之 一。如进行』V倍偶数分频，则可以通过由待分频的 成电路(ASIC)领域中的一种半定制电路而出现的， 既解决了定制电路的不足，又克服了原有可编程器 时钟触发计数器计数，当计数器从0计数到N／2—1 件门电路数有限的缺点．FPGA的使用非常灵活，时，输出时钟进行翻转，并给计数器一个复位信号， 同一片FPGA通过不同的编程数据可以产生不同使得下一个时钟从零开始计数．以此循环下去．这 的电路功能．FPGA在通信、数据处理、网络、仪器、 种方法可以实现任意的偶数分频．下面为10分频 工业控制、军事和航空航天等众多领域得到了广泛 的Verilog实现代码． module 应用．在现代电子系统中，数字系统所占的比例越 ten—fp一2(clk，clk—fp) 来越大．系统发展的趋势是数字化和集成化，而 inputclk；／／输入原始时钟 outputelk—fp；／／分频所要得到的时钟信号 FPGA作为可编程ASIC(专用集成电路)器件，在 数字逻辑系统中发挥越来越重要的作用．分频器是 regcp； 数字系统设计中的基本电路。根据不同设计的需要， reg[-203n；／／定义计数器所需的寄存器 assign 我们会遇到偶数分频、奇数分频、半整数分频等，有 clk—fp=cp； elk) 时要求等占空比，有时要求非等占空比[3]．在用